2022 Fiscal Year Research-status Report
Investigation on the interface states at strained Si/SiO2 interfaces formed on Si(110) substrates
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21K04900
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| Research Institution | University of Yamanashi |
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Principal Investigator |
有元 圭介 山梨大学, 大学院総合研究部, 准教授 (30345699)
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| Co-Investigator(Kenkyū-buntansha) |
山中 淳二 山梨大学, 大学院総合研究部, 准教授 (20293441)
澤野 憲太郎 東京都市大学, 理工学部, 教授 (90409376)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | 歪みシリコン / 界面準位 / 高移動度トランジスタ / 集積回路 / シリコン・ゲルマニウム / 結晶欠陥 |
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| Outline of Annual Research Achievements |
我々の研究グループは(110)面を表面に有する伸長歪みシリコンにおいて正孔移動度が大幅に増大することを理論・実験により示してきた。実験結果は理論予測の妥当性を裏付けており、480 cm2/Vs（室温）の実効正孔移動度を報告した。この結果はシリコン系半導体の性能的限界が従来考えられてきたものより遥かに高いレベルにあることを示している。実験に用いている試料では、表面の凹凸が大きく、平坦性を向上させることで更に移動度を向上させることができると考えられる。R4年度の研究では、表面ラフネスと界面準位密度との関係を検証した。分子線エピタキシー法で形成した歪みシリコン／シリコン・ゲルマニウム／シリコン(110)構造上に化学気相成長法でシリコン酸化膜を堆積し、アルミ電極を蒸着してMOS構造を作製した。測定はLCRメータを用い、静電容量とコンダクタンスの周波数・バイアス電圧依存性を記録し、コンダクタンス法による界面準位密度の分析を試みた。その結果、原子間力顕微鏡による表面ラフネスと界面準位密度との間に正の相関が明瞭に見られた。静電容量・コンダクタンスは界面準位だけでなくヘテロ界面でのキャリアの挙動にも影響されるため、結果については検証が必要である。このため、別の手法で界面準位密度を見積もり、比較する。具体的には、MOSFET構造におけるCV法とゲート印加ホール測定法による電荷の相違から界面電荷を見積もる方法を検討している。また、シリコン・ゲルマニウム中の面欠陥の分布状況について透過型電子顕微鏡を用いて調べた。面欠陥はシリコン・ゲルマニウムの歪み緩和プロセスによって生じ、電気特性や表面形状に影響する。分析の結果、２つの方位をもつ面欠陥同士が交差しながら空間的には均一に分布する場合と、交差を避けるように不均一に分布する場合が存在することが明らかとなった。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
前年度の分子線エピタキシー装置の不具合やシリコン酸化膜堆積装置の条件検討の影響でやや遅れて進んでいる。しかし、現在はこれらの問題点を解決し、試料作製を進めている状況である。
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| Strategy for Future Research Activity |
歪みシリコン／シリコン・ゲルマニウム／シリコン(110)構造の結晶成長と界面準位の評価を行う。コンダクタンス法による界面準位測定ではヘテロ界面でのキャリアの挙動の影響が考えられる。このため、MOSFETにおけるCV測定・ゲート印加ホール測定による電荷密度の差を評価し、コンダクタンス法による結果との比較を行う予定である。
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| Causes of Carryover |
次年度使用額が生じた主な理由はコロナ禍の影響で出張を控えたことである。翌年度の出張旅費・実験消耗品の購入費として使用する予定である。
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