2023 Fiscal Year Annual Research Report
Implementation of Shared Vector Register SoC FPGA for Machine Learning under IoT Environment
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21K11804
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| Research Institution | Tokyo University of Agriculture and Technology |
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Principal Investigator |
中條 拓伯 東京農工大学, 工学(系)研究科(研究院), 教授 (80217736)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | ハードウェアアクセラレーション / RISC-V / FPGA / SoC / ベクトル拡張 / ベクトルレジスタ |
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| Outline of Annual Research Achievements |
本研究においては、（１）デュアルポートレジスタの実装とレジスタ経由による遅延の評価、（２）データ転送速度向上のためのベクトルレジスタ実装と転送速度の評価、（３）アクセラレータ機能の実装と機械学習パフォーマンスの評価、の３つの研究項目を挙げている。そのために、RISC-Vを内部プロセッサとして実装し、プロセッサとアクセラレータ間においては、プロセッサ内のレジスタをデュアルポート化し、プロセッサがメモリからロードしたデータや演算処理を行ったディスティネーションレジスタを直接FPGAに高速に供給し、さらには演算結果を効率よく収集する方式を設計・実装する。
最終年度の2023年度では、上記研究項目の中の（１）において設計したRISC-VのマイクロプロセッサをFPGA上で安定動作させ、（２）におけるベクトルレジスタを用いた転送速度の有効性の検証を行うため、Direct Memory Access（DMA）との比較のために、DMA機構をFPGA上に実装し、速度比較を進めた。
上記項目（３）については、AIアプリケーションとしてはディープニューラルネットワーク（DNN）で用いられる積和演算の高速化のためのアクセラレータをFPGA上での実装を行った。実アプリケーションとして、ビニールハウスにおけるトマトの成熟度を自動検知する人工知能システムを構築し、その成果を英語論文としてまとめた。
ベースとなるRISC-VプロセッサとSMT機能の融合を図り、その成果を合同研究発表会（ETNET2024）において発表した。
さらに、SMT機構を付加したRISC-VプロセッサにP拡張を組み込んだ新たなアーキテクチャについて国際会議に投稿し、RISC-Vにメッセージパッシング機構を行う拡張命令を提案、実装し、スレッド間通信を高速に行う機構を提案し、2024年6月開催のHotSPAにおいて発表予定である。
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