Implementation of Shared Vector Register SoC FPGA for Machine Learning under IoT Environment

2023 Fiscal Year Final Research Report

• Project/Area Number: 21K11804
• Research Category: Grant-in-Aid for Scientific Research (C)
• Allocation Type: Multi-year Fund
• Section: 一般
• Review Section: Basic Section 60040:Computer system-related
• Research Institution: Tokyo University of Agriculture and Technology
• Principal Investigator: Nakajo Hironori 東京農工大学, 工学(系)研究科(研究院), 教授 (80217736)
• Project Period (FY): 2021-04-01 – 2024-03-31
• Keywords: ハードウェアアクセラレーション / RISC-V / FPGA / SoC / ベクトル拡張 / ベクトルレジスタ

Outline of Final Research Achievements

In this research, we have implemented the RISC-V vector extension as an internal processor. Between the processor and accelerator, we have built the dual-ported vector register in the processor to supply the data loaded by the processor from memory and the destination register where the calculation is executed directly to the accelerator at high speed. We also propose and have designed a method called SHAred VEctor Register (SHAVER) to efficiently collect the calculation results. We have verified its effectiveness.
As an AI application, we have implemented an accelerator on an FPGA to speed up the convolution calculations used in deep neural networks (DNNs).

Free Research Field

計算機工学

Academic Significance and Societal Importance of the Research Achievements

本研究は、高速なアクセラレータを有効に活用するために必要となる高速データ転送機構を提案したものであり、今後のアクセラレータへのデータ供給や結果の収集において有効なものとなり、特にAIアプリケーションにおいて学習や推論に要する処理時間を大幅に短縮できるものである。
GPUを用いた高速化とは別に、FPGAによるハードウェアアクセラレーションにおいて有効となり、リコンフィギャラブルシステムにおいて学術的な意義は大きい。本機構によりエッジにおけるAI処理の高速化に寄与し、スマート農業や自動運転においても有効な手法であり、社会的意義は高いものである。