2021 Fiscal Year Research-status Report
非同期式回路による省エネルギーなエッジAIデバイスの実現
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21K11812
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| Research Institution | The University of Aizu |
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Principal Investigator |
齋藤 寛 会津大学, コンピュータ理工学部, 上級准教授 (50361671)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | 非同期式回路 / FPGA / 畳み込みニューラルネットワーク |
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| Outline of Annual Research Achievements |
本研究では、非同期式回路による省エネルギーなエッジAIデバイスの実現を目的とし、デバイス構成レベルや回路構成レベルにおける非同期式回路の効果を明らかにする。デバイス構成レベルでは、プロセッサ単体の構成、およびプロセッサとアクセラレータによる構成を対象とし、これらを非同期式回路として実現したときの効果を明らかにする。回路構成レベルでは、プロセッサやアクセラレータに含まれるレジスタやメモリの量とそれらを制御するタイミング信号の消費電力の関係を明らかにする。
令和三年度は、非同期式プロセッサと非同期式二値化ニューラルネットワーク(BNN)回路の設計を目標に掲げた。プロセッサは、オープンソースのRISC-Vを用いた。まず、同期式RISC-Vのレジスタ転送レベル(RTL)モデルを基に、非同期式RISC-VのRTLモデルを準備した。次に、非同期式RISC-VをField Programmable Gate Array (FPGA)を対象に設計を行った。しかし現時点で、実行時間と動的消費電力が同期式回路と比較して25.4%と4.2%増加したため、消費エネルギーが約30%増加した。非同期式BNN回路に関しては、手書き数字を分類するLeNetを対象とした。RISC-V同様、同期式RTLモデルを準備し、そこから非同期式RTLモデルを準備した。また、FPGAを対象に設計を行った。サイクルタイムは22.6%増加したが、動的消費電力が60.5%削減できたため、消費エネルギーは52%の削減となった。なお、非同期式BNN回路において動的消費電力が大幅に削減できたのは、クロック信号における消費電力がなくなったためである。これらの他に、同期式RTLモデルから非同期式RTLモデルを得るための変換手法に関する研究を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
目標とする非同期式プロセッサや非同期式BNN回路の設計は達成できたが、前者に関しては実行時間と消費電力、後者に関してはサイクルタイムの面で同期式回路より劣っている。そのため、これらを改善することが新たに必要となった。
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| Strategy for Future Research Activity |
非同期式プロセッサや非同期式BNN回路の改善のために、回路モデルや設計フローの見直しが必要である。また、これらの回路の設計を容易にするための設計支援も必要である。そのため、これらを先に行った後で、次の目的であるデバイス構成レベルにおける非同期式回路の効果の確認に進む。
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