2021 Fiscal Year Research-status Report
Design for Testability Methodology for Multi-Input/Output Asynchronous Sequential Elements
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21K11820
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| Research Institution | Nara National College of Technology |
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Principal Investigator |
岩田 大志 奈良工業高等専門学校, 情報工学科, 准教授 (50613139)
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| Co-Investigator(Kenkyū-buntansha) |
山口 賢一 奈良工業高等専門学校, 情報工学科, 教授 (50370010)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | 排他制御素子 / スキャン設計 / 非同期式回路 |
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| Outline of Annual Research Achievements |
本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。
今年度は多入力多出力の非同期式順序素子を実現するにあたって、２入力２出力の排他制御素子を対象に研究を行った。成果として、①排他制御素子に対してゲートレベルにおいてスキャン機能を付与した。また、②排他制御素子をシフトレジスタ状に並べる方法でスキャンパスを構成する手法を提案している。これらの成果によって、排他制御素子の出力側にある組合せ回路に対して任意のテストパターンを印加し、組合せ回路からの出力応答を排他制御素子において取り込むことが可能となった。それに加え、③排他制御素子からなるスキャンパスのテスト方法についても提案している。そのほか、④２入力１出力の非対称Ｃ素子に対しても同様にスキャン機能を付与することに成功している。
①～④の成果によって、多入力・多出力の任意の機能を持つ順序素子に対するスキャン設計法の知見を得ることができた。
一方で、設計したスキャン機能を検証するために、実チップによる動作検証を予定している。そのために、⑤すでに提案済みのトランジスタレベルスキャンＣ素子をレイアウトレベルで設計し、実チップレイアウトをファウンドリに提出し、現在、ロールアウト待ちの状態である。また、⑥今年度導入して動作確認したFPGAを用いた実チップの動作確認が行えるテスタを実装した。実チップが手元に届き次第、このFPGAテスタを用いて、スキャンＣ素子の実チップ動作確認が行える。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
申請書作成段階において、令和３年度研究計画として、スキャン排他制御素子の実現と、スキャンパス構築法を提案することを挙げていたが、どちらも達成できた。そのため、研究はおおむね順調に進展している。
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| Strategy for Future Research Activity |
提案したスキャン素子はゲートレベル設計であるため、今年度はトランジスタレベル設計、マスクレベル設計を行い、実チップを製造して動作検証を実施する。また、２入力・２出力だけでなく、３入力・３出力以上に拡張した際にどのような問題が起きるのか、どのようにその問題を解決するのかについて研究を実施する。
また、実チップが届き次第、動作検証を行い、提案したスキャン素子の有用性を確認する。
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| Causes of Carryover |
半導体不足の影響によりチップ試作受付回数が減少したため、チップ試作関係費を今年度で計上できなかった。一方で今年度からの研究に必要なFPGAテスタについては納入できたため、研究をスムーズに進めることができた。また、国際会議での発表・調査・ディスカッションを予定していたが、海外渡航が難しく、今年度は実施できなかった。そのほか、サーバの導入時期が未定であったため、来年度に導入することとした。来年度はチップ試作費やサーバ導入費用などでの支出を予定している。
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Research Products
(1 results)
