2022 Fiscal Year Research-status Report
Design for Testability Methodology for Multi-Input/Output Asynchronous Sequential Elements
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21K11820
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| Research Institution | Nara National College of Technology |
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Principal Investigator |
岩田 大志 奈良工業高等専門学校, 情報工学科, 准教授 (50613139)
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| Co-Investigator(Kenkyū-buntansha) |
山口 賢一 奈良工業高等専門学校, 情報工学科, 教授 (50370010)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | 排他制御素子 / スキャン設計 / 非同期式回路 |
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| Outline of Annual Research Achievements |
本研究では多入力・多出力の非同期式順序素子を対象としたテスト容易化設計を標準化することを目的としている。昨年度までに２入力２出力の排他制御素子に対してゲートレベルでのスキャン素子設計とテスト手法を提案している。本年度は主に３つの研究成果があった。
①排他制御素子のトランジスタレベル設計とSPICEによる過渡解析によって動作検証を行い、昨年度提案したスキャン排他制御素子のトランジスタレベル回路を提案した。スキャンＣ素子のチップ試作でも用いたRohm0.18umのプロセスルールに従ってトランジスタレベルのスキャン排他制御素子を提案した。この知見により任意のスキャン素子設計が可能である。
②昨年度設計したレイアウトレベルのスキャンＣ素子を搭載した試作チップに対して、FPGAテスタを用いた動的検証と、ロジックアナライザ、オシロスコープにより動作検証を実施した。実チップ試作ではVirtuosoによるスキャンＣ素子、４つのスキャンＣ素子を用いたスキャンパスをフルカスタム設計を実施し、それぞれ動作検証を行った。FPGAテスタを用いた動作検証ではテスト系列をチップに印加し、その出力応答をテスタによって観測し、期待値と比較することでスキャンＣ素子、スキャンパスが設計通り動作するかを検証し、スキャンＣ素子の有用性・確実性を確立した。
③提案したスキャンＣ素子を用いたテスト容易な非同期式回路の設計を進めている。そのために、非同期式回路設計ツールであるBalsaを用いた非同期式乗算器を設計し、ゲートレベルにおいて動作検証を実施した。また、非同期式乗算器をIC CompilerIIにライブラリ化したスキャンＣ素子を組み込み、自動化した非同期式回路設計手法を提案している。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
申請書作成段階において、令和４年度研究計画として、スキャンパス設計法とトランジスタレベル設計を挙げている。スキャンパス設計法については基本的な手法については提案し評価したが、様々なグラフ構造について議論を深められていないため、今後研究を進めていく。トランジスタレベル設計については研究が進んでおり、来年度初頭にはチップ試作も可能であるため、全体として研究はおおむね順調に進展している。
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| Strategy for Future Research Activity |
研究最終年度では主に３つのことを実施予定である。
①進捗状況でも述べたが、スキャンパスに最適なグラフ構造について議論し、非同期式回路のスキャン設計に最適なスキャンパス設計手法を提案する。
②今までのスキャン設計に対する知見から、スキャン設計手法を一般化し、nビット保持の順序素子に対する一般的なスキャン設計手法を確立する。
③提案したスキャンＣ素子やスキャン排他制御素子をライブラリ化し、非同期式回路の設計フローに組み込むことでVerilog記述からマスクパターンまでの非同期式回路設計の自動化を実践し、本研究課題の有用性・確実性を示す。
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