2022 Fiscal Year Research-status Report
Protection Strategies for Configuration Information of SRAM-based FPGA against Soft Errors at Advanced Process Node for Space Applications
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21K17721
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| Research Institution | The University of Tokyo |
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Principal Investigator |
廖 望 東京大学, 大学院工学系研究科(工学部), 特任研究員 (70846683)
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| Project Period (FY) |
2021-04-01 – 2024-03-31
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| Keywords | FPGA / ソフトエラー / 宇宙応用 / 信頼性設計 / 回路設計 |
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| Outline of Annual Research Achievements |
本研究の目的は、回路の時間および空間的な冗長化設計と構成情報訂正を組み合わせた構成情報保護技術を提案することで、回路構成情報メモリ（SRAM）で放射線によって生じるソフトエラーの影響を軽減し、宇宙環境での最先端商用FPGAの応用を加速することである。本研究の目的を達成するため、令和4年度は前年度の成果に基づき、回路冗長性と故障率のモデリング方法に加えて、時間冗長性を増やす回路設計方法を検討した。
回路の時間冗長性と故障率のモデリング方法について、測定対象の計算回路に対してクロック周波数を等価的に減らせるクロックゲーティング(clock gating)手法を用いることで、計算回路の時間冗長性を変更しながら故障率を測定できるようにした。提案した方法を検証するため、照射実験を行い、冗長性の増加による故障率の軽減を観測した。また、測定対象を増やすため、量子計算補助回路等も実装した。さらに、回路中の各パスや基本セル間の冗長性の差を評価するため、冗長性を精確に分析できるトレーサー(tracer)回路の構築をすすめた。
冗長性を増やす回路設計について、前年度の試みにより保護回路の遅延が大きいことが判明したため、計算回路の冗長性を増やす既定路線から変更し、構成メモリのビット反転を高速に検出する検出回路の設計に取り組んだ。検出回路により、ビット反転が発生する場合に保護対象となる計算回路の動作を中止させ、エラー伝搬を遮断して計算回路の訂正冗長性を増やす設計もすすめた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
FPGAの回路冗長性を増やす設計の方法を既定路線から変更したが、段階的目的が達成したため、課題は概ねに予定通りに進められている。
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| Strategy for Future Research Activity |
冗長性の異なる回路の種類を増やし、エラー注入の手法を用いて提案した冗長性と故障率のモデリング方法を検証する。また回路の基本セルやパスに対する時間冗長性の特徴付け方法も検討する。加えて、訂正冗長性を増やす回路設計方法についても取り組んでいく。
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| Causes of Carryover |
未使用額が生じたのは、照射実験およびFPGAボードに資する費用は別途で確保できたためである。
繰越された未使用金額は、来年度にさらに多種類の回路を設計し、冗長性およびエラー耐性を分析するために、回路設計用のPCに充てる予定である。
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