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2021 Fiscal Year Research-status Report

高精度と高性能を両立するオーバークロッキング近似計算回路の高位合成

Research Project

Project/Area Number 21K19776
Research InstitutionRitsumeikan University

Principal Investigator

冨山 宏之  立命館大学, 理工学部, 教授 (80362292)

Project Period (FY) 2021-07-09 – 2024-03-31
Keywords近似計算 / 高位合成 / 設計自動化
Outline of Annual Research Achievements

本研究の目的は、性能と計算精度を高い次元で柔軟にトレードオフすることが可能なオーバークロッキング近似計算回路の高位合成技術を開発することである。1年目の2021年度は、オーバークロッキング近似計算回路の計算誤差を最小化することを目的として、既存の高位合成技術を再評価し、体系化な設計フローを確立することを計画していた。その結果、以下の研究成果が得られた。
(a) マルチサイクリングを行う高位合成のスケジューリング手法を開発した。本提案手法は、時間制約と資源制約のもとで、計算誤差の最小化を目的としている。プログラム中の各乗算演算について、オーバークロッキングによる近似を行うか、マルチサイクリングによる厳密計算を行うかを、自動的に決定する。本提案手法は、整数計画法に基づく。
(b) 上記(a)の手法は、整数計画法に基づくため、プログラムの規模が小さい場合には最適解が求まる。一方、大規模なプログラムに対しては、現実的な時間で解が求まらないという欠点がある。そこで、最適性を保証しないが、良い解を高速に求めるヒューリスティクスアルゴリズムを開発した。
(c) 上記(a)の手法を拡張し、マルチサイクリングだけでなく、チェイニングも行うスケジューリング手法を開発した。マルチサイクリングだけを行う場合と比較して、時間制約と資源制約が同じ場合、誤差の小さな回路を合成することが可能となった。
(d) FPGAを対象として、オーバークロッキングに適した乗算器を開発した。組み合わせ回路の乗算器をクリティカルパス遅延よりも短いクロック(オーバークロック)で動作させる場合、誤差の大きさは一般的に非決定的である。そこで、決定的な誤差を持ち、オーバークロッキングが可能な乗算器を開発した。

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

当初の計画通り、既存の技術であるマルチサイクリングとチェイニングについて、近似計算回路の高位合成に適用する手法を開発した。「研究実績の概要」の項目(a)に記載した整数計画法に基づくマルチサイクリング手法については、査読付きの国内学会、および、査読付きの国際会議で発表した。項目(b)のマルチサイクリングのヒューリスティクス手法については、国内学会で発表し、現在、国際会議に投稿中である。項目(c)のチェイニングについては、既に評価実験を終えており、項目(a)と(b)の成果を合わせる形で、論文誌に投稿する準備を進めている。2022年度の第1四半期には投稿できる見込みである。項目(d)については、査読付きの国内学会、および、査読付きの国際会議で発表した。
上述の通り、当初の計画通りに研究が進んでおり、国内学会および国際会議での発表実績も順調に積み重ねている。

Strategy for Future Research Activity

本研究の主眼はオーバークロッキング近似計算回路の高位合成であり、高位合成において演算器の繋ぎ方や使い方を工夫することで計算誤差を小さくすることを狙っている。1年目の2021年度は、高位合成技術について計画通りの進展があった。その一方で、演算器の繋ぎ方/使い方と演算器の内部構成とは強い相関があり、両者を一体的に研究することの重要性も示唆された。そこで、2022年度は、当初の計画通りに新たな高位合成技術を開発すると同時に、演算器の内部構成についても研究を深める。特に、FPGAを対象として、オーバークロッキングに適した乗算器と加算器の内部構成について研究する。さらに、当初計画では2023年度に予定していた事例研究についても、極力前倒しで実施する。

Causes of Carryover

次年度使用額が生じた大きな理由は、実験の作業の一部を自動化するソフトウェアを作成したことにより、実験に要する時間を大幅に削減することができ、人件費を想定よりも低く抑えることができたことである。
2022年度は本研究を補助してもらう研究協力者を増やし、次年度使用額を、その研究協力者が使用する機材の購入や出張旅費等に充てる。

  • Research Products

    (13 results)

All 2022 2021 Other

All Presentation (12 results) (of which Int'l Joint Research: 5 results) Remarks (1 results)

  • [Presentation] RTOS利用システムの汎用高位合成系を用いたフルハードウェア化2022

    • Author(s)
      安堂拓也, 石井雄吾, 石浦菜岐佐, 冨山宏之, 神原弘之
    • Organizer
      電子情報通信学会VLD/CPSY/RECONF/情報処理学会SLDM/ARC研究会
  • [Presentation] 高位合成における可変サイクル近似演算のヒューリスティックスケジューリングアルゴリズム2022

    • Author(s)
      大幡孝融, 西川広記, 孔祥博, 冨山宏之
    • Organizer
      電子情報通信学会VLD/HWS研究会
  • [Presentation] Impacts of HLS Optimizations on Side-Channel Leakage for AES Circuits2021

    • Author(s)
      Takumi Mizuno, Qidi Zhang, Hiroki Nishikawa, Xiangbo Kong, Hiroyuki Tomiyama
    • Organizer
      International SoC Design Conference (ISOCC)
    • Int'l Joint Research
  • [Presentation] Design of a 32-bit Accuracy-Controllable Approximate Multiplier for FPGAs2021

    • Author(s)
      Masaki Sano, Kenta Shirane, Hiroki Nishikawa, Xiangbo Kong, Hiroyuki Tomiyama, Tongxin Yang, Tomoaki Ukezono
    • Organizer
      International SoC Design Conference (ISOCC)
    • Int'l Joint Research
  • [Presentation] Scheduling with Variable-Cycle Approximate Functional Units in High-Level Synthesis2021

    • Author(s)
      Koyu Ohata, Kenta Shirane, Hiroki Nishikawa, Xiangbo Kong, Hiroyuki Tomiyama
    • Organizer
      International SoC Design Conference (ISOCC)
    • Int'l Joint Research
  • [Presentation] Power Side-Channel Analysis for Different Adders on FPGA2021

    • Author(s)
      Yilin Zhao, Qidi Zhang, Hiroki Nishikawa, Xiangbo Kong, Hiroyuki Tomiyama
    • Organizer
      International SoC Design Conference (ISOCC)
    • Int'l Joint Research
  • [Presentation] High-Level Synthesis of Approximate Computing Circuits with Dual Accuracy Modes2021

    • Author(s)
      Kenta Shirane, Hiroki Nishikawa, Xiangbo Kong, Hiroyuki Tomiyama
    • Organizer
      International SoC Design Conference (ISOCC)
    • Int'l Joint Research
  • [Presentation] 高位合成における可変サイクル近似演算のスケジューリング2021

    • Author(s)
      大幡孝融, 白根健太, 西川広記, 孔祥博, 冨山宏之
    • Organizer
      回路とシステムワークショップ
  • [Presentation] FPGA向け32ビット可変精度近似乗算器の設計と解析2021

    • Author(s)
      佐野正樹, 白根健太, 西川広記, 孔祥博, 冨山宏之
    • Organizer
      回路とシステムワークショップ
  • [Presentation] MEDAバイオチップにおける使用面積の最小化2021

    • Author(s)
      城千春, 西川広記, 孔祥博, 冨山宏之, 山下茂
    • Organizer
      回路とシステムワークショップ
  • [Presentation] FPGAにおける加算器の電力解析攻撃耐性の評価2021

    • Author(s)
      趙意琳, 張啓迪, 西川広記, 孔祥博, 冨山宏之
    • Organizer
      情報処理学会組込みシステム研究会
  • [Presentation] 高位合成における最適化のサイドチャネル攻撃耐性への影響2021

    • Author(s)
      水野拓己, 張啓迪, 西川広記, 孔祥博, 冨山宏之
    • Organizer
      情報処理学会組込みシステム研究会
  • [Remarks] 立命館大学 システムレベル設計方法論研究室

    • URL

      http://www-ja.tomiyama-lab.org/

URL: 

Published: 2022-12-28  

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