2012 Fiscal Year Annual Research Report
３次元集積化新世代ベクトルマイクロアーキテクチャの創出
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22300013
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| Research Institution | Tohoku University |
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Principal Investigator |
小林 広明 東北大学, サイバーサイエンスセンター, 教授 (40205480)
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| Project Period (FY) |
2010-04-01 – 2013-03-31
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| Keywords | 3次元実装技術 / 3次元プロセッサアーキテクチャ / ベクトルプロセッサ / オンチップベクトルキャッシュ |
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| Research Abstract |
最終年度である平成24年度は，3次元積層技術によるベクトルマイクロアーキテクチャの概念設計に基づいて設計されたソフトウェアシミュレータの開発を完了させた．そして，シミュレータを用いて，演算器レベルからレジスタトランスファーレベル，そしてマルチベクトルコア／オンチップキャッシュレベルの評価に取り組んだ．具体的には，積層型演算回路，積層型キャッシュメモリ，コア-メモリ積層等，様々な設計粒度における三次元積層技術の有効性の検討を行った．また，ベクトルプロセッサのための三次元積層型キャッシュメモリ設計を既存の2次元設計用のEDAツールを用いて行った．設計には180nmCMOSテクノロジと様々な直径のTSVを用い，キャッシュを構成するサブキャッシュとコントローラを結ぶ配線をTSVに置き換えるキャッシュ分割・積層法を検討した．さらに，提案アーキテクチャの性能評価のために，大規模CFDなど実用的なアプリケーションをベースにしたベンチマークプログラムの開発も行った．本コードは、時間発展計算で更新する情報が、仮想粒子の存否を表す小さなビット情報であり、その並進・衝突計算も１ビット幅で実行できるため、キャッシュの記憶容量を大きくできない３次元積層型プロセッサ
でも、CFDより強力な流体シミュレーション能力を発揮できる。また、振幅減衰率から算出した模擬可能なRe数を、プロセッサの実用性能を定量的に示す指標として利用できる。
性能評価の結果，３次元積層型キャッシュメモリは，2次元実装と比べて10,000umの長配配線数を49％，面積を99%削減するとともに，メモリバンド幅を最大で2倍に向上できることを明らかにした．さらに，アウトオブベクトル処理，および高バンド幅オンチップベクトルキャッシュの相乗効果により，多くのベンチマークプログラムにおいて，低消費電力で高い実行効率で達成できることを確認した．
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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[Book] Resch, M.; Wang, X.; Focht, E.; Kobayashi, H.; Roller, S.2012
Author(s)
Resch, M.; Wang, X.; Focht, E.; Kobayashi, H.; Roller, S.
Total Pages
194
Publisher
Springer
