次世代低消費電力LSI回路のための電力調整型テスト方式に関する研究

2011 Fiscal Year Annual Research Report

• Project/Area Number: 22300017
• Research Institution: Kyushu Institute of Technology
• Principal Investigator: 温 暁青 九州工業大学, 大学院・情報工学研究院, 教授 (20250897)
• Co-Investigator(Kenkyū-buntansha): 梶原 誠司 九州工業大学, 大学院・情報工学研究院, 教授 (80252592) ; 宮瀬 紘平 九州工業大学, 大学院・情報工学研究院, 助教 (30452824)
• Keywords: LSIテスト / 低電力テスト / テスト電力調整 / 遅延テスト / 微小遅延故障 / 活性化パス / 高品質化 / 高信頼化

Research Abstract

平成23年度は、実速度スキャンテストにおける高精度電力解析に基づく電力調整エリア特定手法、及び、電力調整エリアに対する局所テスト電力調整手法に関する研究を実施した結果、以下の研究成果が得られた。
研究成果1(高精度電力解析に基づく電力調整エリア特定手法の確立)
与えられたテストベクトルで活性化された長いパスを効率的に見つける手法を提案した。大規模回路で評価実験を行った結果、その有効性を確認した。更に、LSI回路の配置・配線レイアウト設計情報及び電源ネットワーク(PDN)設計データに基づいて、活性化パス上のゲートの電源電圧に強い影響を与える論理素子(ゲート及びフリップ・フロップ)を特定する手法を提案した。これらの論理素子は活性化パスの影響領域(Impact Area)を構成し、その状態遷移量が高精度電力解析に用いられる。これによって、高精度電力解析が可能になった。
研究成果2(電力調整エリアに対する局所テスト電力調整手法の確立)
研究成果1の提案手法で特定した活性化パスの影響領域における状態遷移量(Weighted Switching Activity)によって、長い活性化パスを3つのタイプに分類するための基準を確立した。その中で、特に状態遷移の多い活性化パス(Hot Path)及び特に状態遷移の少ない活性化パス(Cold Path)について、その影響領域内の状態遷移量をまずGated Clockで調整することを試み、その次に冗長入力ビットへ最適な論理値を与えることで更に調整するための2段階電力調整手法を提案した。組合せテスト圧縮機構付きのベンチマーク回路で評価実験を行った結果、提案手法の有効性を確認することができた。

Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

計画通りに研究活動を展開し、順調に研究成果を上げることができた。

Strategy for Future Research Activity

今年度は本研究課題の最終年度であり、今まで開発した要素技術の統合が重要目標である。それを達成するために、研究計画に沿って着実に研究活動を展開する。特に、多くの複雑な電子設計自動化(EDA)ッールを用いて評価実験を行う必要があるので、個々のツールの使用へのサボート体制を早期に確立する。また、多くの要素技術を統合する場合に必要なトレードオフについても考慮し、有効な技術系統を確立する。

Research Products

• [Journal Article] A GA-Based X-Filling for Reducing Launch Switching Activity toward Specific Objectives in At-Speed Scan Testing (2011)
  • Author(s): Y.Yamato, X.Wen, R.Miyase, H.Furukawa, S.Kajihara
  • Journal Title: IEICE Trans.Inf.& Syst. Volume: E94-D Pages: 833-840
  • DOI: 10.1587/transinf.E94.D.833
  • Peer Reviewed
• [Journal Article] Distribution-Controlled X-Identification for Effective Reduction of Launch-Induced IR-Drop in At-Speed Scan Testing (2011)
  • Author(s): K.Miyase, K.Noda, H.Ito, K.Hatayama, T.Aikyo, Y.Yamato, H.Furukawa, X.Wen, S.Kaiihara
  • Journal Title: IEICE Trans.Inf.& Syst. Volume: E94-D Pages: 1216-1226
  • DOI: 10.1587/transinf.E94.D.1216
  • Peer Reviewed
• [Presentation] Fault Detection with Optimum March Test Algorithm (2012)
  • Author(s): N.A.Zakariz, W.Z.W.Hasan, I.A.Halin, R.M.Sidek, X.Wen
  • Organizer: IEEE International Conference on Intelligent Systems, Modeling and Simulation
  • Place of Presentation: Kota Kinabalu, Malaysia
  • Year and Date: 2012-02-08
• [Presentation] 実速度スキャンテストにおける高品質なキャプチャ安全性保障型テスト生成について (2012)
  • Author(s): 西田優一郎, 温暁青, 工藤雅幸, 宮瀬紘平, 梶原誠司
  • Organizer: FTC研究会
  • Place of Presentation: 日本大分県
  • Year and Date: 2012-01-21
• [Presentation] New Test Partition Approach for Rotating Test with Lower Rate (2012)
  • Author(s): S.Wang, S.Kajihara, Y.Sato, K.Miyase, X.Wen
  • Organizer: FTC研究会
  • Place of Presentation: 日本大分県
  • Year and Date: 2012-01-19
• [Presentation] Additional Path Delay Fault Detection with Adaptive Test Data (2011)
  • Author(s): K.Miyase, H.Tanaka, K.Enokimoto, X.Wen, S.Kajihara
  • Organizer: IEEE Workshop on RTL and High Level Testing
  • Place of Presentation: Jaipur, India
  • Year and Date: 2011-11-26
• [Presentation] Power-Aware Test Pattern Generation for At-Speed LOS Testing (2011)
  • Author(s): A.Bosio, L.Dilillo, P.Girard, A.Todri, A.Virazel, K.Miyase, X.Wen
  • Organizer: IEEE Asian Test Symposium
  • Place of Presentation: New Delhi, India
  • Year and Date: 2011-11-23
• [Presentation] Efficient BDD-based Fault Simulation in Presence of Unknown Values (2011)
  • Author(s): M.A.Kochte, S.Rundu, K.Miyase, X.Wen, H.-J.Wunderlich
  • Organizer: IEEE Asian Test Symposium
  • Place of Presentation: New Delhi, India
  • Year and Date: 2011-11-23
• [Presentation] Effective Launch Power Reduction for Launch-Off-Shift Scheme with Adjacent-Probability-Based X-Filling (2011)
  • Author(s): K.Miyase, U.Uchinodan, K.Enokimoto, Y.Yamato, X.Wen, S.Kajihara, F.Wu, L.Dilillo, A.Bosio, P.Girard
  • Organizer: IEEE Asian Test Symposium
  • Place of Presentation: New Delhi, India
  • Year and Date: 2011-11-22
• [Presentation] SAT-based Capture-Power Reduction for At-Speed Broadcast-Scan-Based Test Compression Architectures (2011)
  • Author(s): M.A.Kochte, K.Miyase, X.Wen, S.Kajihara, Y.Yamato, K.Enokimoto, H.-J.Wunderlich
  • Organizer: IEEE International Symposium on Low Power Electronics and Design
  • Place of Presentation: Fukuoka, Japan
  • Year and Date: 2011-08-01
• [Presentation] VLSI Testing and Test Power (2011)
  • Author(s): X.Wen
  • Organizer: IEEE Workshop on Low Power System on Chip (SoC)
  • Place of Presentation: Orlando, USA(招待講演)
  • Year and Date: 2011-07-28
• [Presentation] Layout-Aware Pattern Evaluation and Analysis for Power-Safe Application of TDF Patterns (2011)
  • Author(s): H.Salmani, W.Zhao, M.Tehranipoor, S.Chacravarty, X.Wen
  • Organizer: IEEE Intl.Workshop on Impact of Low-Power design on Test and Reliability
  • Place of Presentation: Trodheim, Norway
  • Year and Date: 2011-05-27
• [Presentation] Mapping Test Power to Functional Power Through Smart X-Filling for LOS Scheme (2011)
  • Author(s): F.Wu, L.Dilillo, A.Bosio, P.Girard, M.Tehranipoor, K.Miyase, X.Wen, N.Ahmed
  • Organizer: IEEE Intl.Workshop on Impact of Low-Power design on Test and Reliability
  • Place of Presentation: Trodheim, Norway
  • Year and Date: 2011-05-27
• [Presentation] Power-Aware Test Generation with Guaranteed Launch Safety for At-Speed Scan Testing (2011)
  • Author(s): X.Wen, K.Enokimoto, K.Miyase, Y.Yamato, M.Kochte, S.Kajihara, P.Girard, M.Tehranipoor
  • Organizer: IEEE VLSI Test Symposium
  • Place of Presentation: Dana Point, USA
  • Year and Date: 2011-05-03
• [Presentation] Power Reduction Through X-filling of Transition Fault Test Vectors for LOS Testing (2011)
  • Author(s): F.Wu, L.Dilillo, A.Bosio, P.Girard, S.Pravossoudovitch, A.Virazel, M.Tehranipoor, K.Miyase, X.Wen, N.Ahmed
  • Organizer: 6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era
  • Place of Presentation: Athens, Grace
  • Year and Date: 2011-04-06
• [Presentation] Towards the Next Generation of Low-Power Test Technologies (2010)
  • Author(s): X.Wen
  • Organizer: IEEE International Test on ASIC
  • Place of Presentation: Amoi, China(招待講演)
  • Year and Date: 2010-10-27
• [Presentation] Architectures for Testing 3D Chips Using Time-Division Demultiplexing/Multiplexing (2010)
  • Author(s): L.-T.Wang, N.A.Touba, M.S.Hsiao, J.-L.Huang, C.-M.Li, S.Wu, X.Wen, M.Bhattarai, F.Li, Z.Jiang
  • Organizer: IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits
  • Place of Presentation: Anaheim, USA
  • Year and Date: 2010-09-23
• [Presentation] A Novel Scan Segmentation Design Method for Avoiding Shift Timing Failure in Scan Testing (2010)
  • Author(s): Y.Yamato, X.Wen, M.A.Kochte, K.Miyase, S.Kajihara, L.-T.Wang
  • Organizer: IEEE International Test Conference
  • Place of Presentation: Anaheim, USA
  • Year and Date: 2010-09-21
• [Presentation] Clock-Gating-Aware Low Launch WSA Test Pattern Generation for At-Speed Scan Testing (2010)
  • Author(s): Y.-T.Lin, J.-L.Huang, X.Wen
  • Organizer: IEEE International Test Conference
  • Place of Presentation: Anaheim, USA
  • Year and Date: 2010-09-20
• [Remarks]
  • URL: http://aries3a.cse.kyutech.ac.jp/~wen/