2010 Fiscal Year Annual Research Report
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22500045
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| Research Institution | Nagoya University |
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Principal Investigator |
安藤 秀樹 名古屋大学, 大学院・工学研究科, 教授 (40293667)
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| Keywords | マイクロプロセッサ / メモリ・レベル並列 |
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| Research Abstract |
本研究は、メモリ・レベル並列性(MLP:memory-level parallelism)を利用し、主記憶アクセスによる性能低下を抑制する方法を検討するものである。一般に、主記憶は高度にバンク化されており、並列にアクセスを受け付けることができる。そこで、生じる主記憶アクセスを何らかの方法で並列化できれば、キャッシュ・ミス1回当たりの主記憶アクセス時間を実効的に減少させることができる。これをMLPの利用と呼ぶ。MLPの利用には、単純にはプロセッサを構成するいくつかの重要な資源を大幅に拡大する必要がある。しかし単純な拡大はクロック速度を悪化させてしまう。そこで、本研究では、クロック速度を悪化させることなく資源を拡大あるいは使用せず、MLPを利用する方法を検討する。
重要な資源の1つに発行キューがある。今年度の1つの成果は、拡大化した種々のサイズの発行キューを構成する主要部品の遅延時間を測定するためのネットリストを作成するプログラムを作成し、回路シミュレーションにより遅延を求めたことである。発行キューを拡大したとき、パイプライン化によりクロック速度悪化を回避する。性能評価のためには、パイプライン段数を決定する必要があり、遅延時間を求める必要があった。今後は、発行キュー全体の遅延を測定できるよう検討する
今年度のもう一つの成果は、プロセッサの重要な資源であるリオーダ・バッファと物理レジスタを拡大するのではなく、それらを用いずにMLPを利用する方式として、仮想リオーダ・バッファ方式と呼ぶ方式を考案し、予備評価を行ったことである。40%程度の性能向上を得た。
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