2012 Fiscal Year Annual Research Report
ナノ半導体アナログ回路の自己校正・テスト・診断修復技術の研究
| Project/Area Number |
22560319
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| Research Institution | Gunma University |
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Principal Investigator |
小林 春夫 群馬大学, 工学(系)研究科(研究院), 教授 (20292625)
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| Project Period (FY) |
2010-10-20 – 2013-03-31
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| Keywords | 集積回路 / ナノCMOS / アナログ / 自己校正 / LSIテスト |
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| Research Abstract |
Ｈ２４年度の成果は以下の通り。
①ナノCMOS システムLSIでのキーコンポーネントである、タイムデジタイザ回路の高線形化のためのデジタル自己校正法をアルゴリズムを発展させた。（開発アルゴリズムが基本タイムデジタイザ回路だけでなく、確率的バーニア型にも適用できることを検証した。）②ΔΣタイムデジタイザ回路が位相ノイズ測定に適用できることを理論解析・シミュレーションで示した。高価な計測器を用いずに高精度の位相ノイズ測定が可能になる。③ΔΣタイムデジタイザ回路をアナログFPGAで実現し線形性自己校正アルゴリズムを検証した。④動微細CMOS適した通信用AD変換器のテスト用信号（２トーン信号、I/Q信号）発生アルゴリズムを開発した。開発した手法はデジタル技術を多用するので、微細CMOSでの実現に適している。また、そこで要求されるアナログフィルタの性能を明確にした。⑤サイクリックADCの精度を向上させる自己校正アルゴリズムを考案し、シミュレーションにより有効性を確認した。⑥サイクリックADCの後段に連続時間ΔΣ変調器を設けて高精度化する構成を考案し有効性を検証した。 ⑦微細CMOSチップ内の微小信号を測定できるオンチップ回路を考案しシミュレーションで動作を確認した。⑧インターリーブADCのタイミングスキューをデジタル的に検出・補正する方式を考案しシミュレーションで効果を確認した。⑨高周波波形計測のためのサンプリング回路の非理想要因の理論解析を行い、いくつかの知見を得た。
上記の結果はすべて学会発表を行った。
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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Research Products
(25 results)
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[Presentation] Multi-bit Sigma-Delta TDC Architecture with Self-Calibration2012
Author(s)
S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, Os. Kobayashi, T. Matsuura, K. Niitsu, Y. Arakawa, D. Hirabayashi, Y. Yano, T. Gake, N. Takai, T. Yamaguchi
Organizer
IEEE Asia Pacific Conference on Circuits and Systems
Place of Presentation
Kaohsiung, Taiwan
Year and Date
2012-12-05
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[Presentation] Multi-bit Sigma-Delta TDC Architecture for Digital Signal Timing Measurement2012
Author(s)
S. Uemori, M. Ishii, H. Kobayashi, Y. Doi, O. Kobayashi, T. Matsuura, K. Niitsu, F. Abe, D. Hirabayashi
Organizer
IEEE International Mixed-Signals, Sensors, and Systems Test Workshop
Place of Presentation
Taipei, Taiwan
Year and Date
2012-05-15
