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2012 Fiscal Year Annual Research Report

タイミング調整機構を持つ次世代データパス回路の遅延変動耐性と最適合成

Research Project

Project/Area Number 22560326
Research InstitutionJapan Advanced Institute of Science and Technology

Principal Investigator

金子 峰雄  北陸先端科学技術大学院大学, 情報科学研究科, 教授 (00185935)

Project Period (FY) 2010-10-20 – 2013-03-31
Keywords集積回路 / 製造ばらつき / セットアップ・ホールド / タイミング・スキュー / 高位合成 / タイミングテスト / PDE / 製造後チューニング
Research Abstract

本研究は,極微細集積回路において,製造ばらつきに起因する動作タイミング誤りを解消し,チップ個別・固有の性能を最大限に引き出す『製造後タイミングスキュー調整(Post Silicon Skew Tuning:PSST)』が効果的に機能するためのデータパス回路の特徴解明と最適合成手法の確立を目指すものである.この目的に対して本年度の成果は大きく次の2点にまとめられる.
1. PSSTのための高位合成:
PSSTにおいて,製造後タイミングスキュー調整のための遅延調整回路(Programmable Delay Element: PDE)挿入は他方で回路面積の増大,消費電力の増大を招くため,なるべく少ない個数のPDEにて高い調整性能を実現できることが望ましい.こうした観点から,回路中の全てのレジスタに専用のPDEを配置することを前提とした前年度までの合成に代わり,指定された遅延ばらつき幅の下でタイミング誤りを解消でき,なおかつ使用するPDEの個数を最小化する高位合成手法を検討・提案した.
2.PSSTのためのPDE調整アルゴリズム:
実際のPSSTの適用には,製造後の個別チップに対するスキュー調整を行う手続を設計する必要がある.前年度においてセットアップ・タイミング・テストとホールド・タイミング・テストを組織的に繰り返して調整量を確定する手法を提案したが,この年度においては,回路動作時の動的な変動によるタイミング誤り危険性を最小化するための「タイミング余裕制御型スキュー調整アルゴリズム」を開発した.この手法は,目指すPDE設定値に対して,タイミング条件がより厳しいテスト用PDE設定値を用いてタイミングテストを行うものであるが,この際に新しく生じるテスト用PDE設定最小化問題を明らかにし,その問題の性質を明らかにした.

Current Status of Research Progress
Reason

24年度が最終年度であるため、記入しない。

Strategy for Future Research Activity

24年度が最終年度であるため、記入しない。

  • Research Products

    (13 results)

All 2013 2012

All Journal Article (6 results) (of which Peer Reviewed: 6 results) Presentation (7 results)

  • [Journal Article] Reliable and Low-Power Clock Distribution Using Pre- and Post-Silicon Delay Adaptation in High-Level Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Journal Title

      Proceedings of IEEE International Symposium on Circuits and Systems

      Volume: - Pages: 1664-1667

    • Peer Reviewed
  • [Journal Article] Optimal Register-Type Selection during Resource Binding in Flip-Flop/Latch-Based High-Level Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Journal Title

      Proceedings of ACM/IEEE Great Lakes Symposium on VLSI

      Volume: - Pages: 79-82

    • Peer Reviewed
  • [Journal Article] A Formal Approach to Optimal Register Binding with Ordered Clocking for Clock-Skew Tolerant Datapaths2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Journal Title

      IEICE Trans. Fundamentals

      Volume: E95-A Pages: 2330-2337

    • Peer Reviewed
  • [Journal Article] Statistical Timing-Yield Driven Scheduling and FU Binding in Latch-Based Datapath Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Journal Title

      Proceedings of IEEE Mid-West Symposium on Circuits and Systems

      Volume: - Pages: 631-634

    • Peer Reviewed
  • [Journal Article] Post-Silicon Skew Tuning Algorithm Utilizing Setup and Hold Timing Tests2012

    • Author(s)
      Mineo Kaneko, Li Jiang
    • Journal Title

      Proceedings of IEEE International Symposium on Circuits and Systems

      Volume: - Pages: 125-128

    • Peer Reviewed
  • [Journal Article] Timing-Test Scheduling for Constraint-Graph Based Post-Silicon Skew Tuning2012

    • Author(s)
      Mineo Kaneko
    • Journal Title

      Proceedings of IEEE International Conference on Computer Design

      Volume: - Pages: 460-465

    • Peer Reviewed
  • [Presentation] Test Planning for Post-Silicon Skew Tuning Based on Graph Partitioning2013

    • Author(s)
      Mineo Kaneko
    • Organizer
      電子情報通信学会 VLSI設計技術研究会
    • Place of Presentation
      沖縄県那覇市青年会館
    • Year and Date
      20130304-20130306
  • [Presentation] Dynamic Timing-Test Scheduling for Post-Silicon Skew Tuning2012

    • Author(s)
      Mineo Kaneko
    • Organizer
      電 子情報通信学会 VLSI設計技術研究会
    • Place of Presentation
      福岡県福岡市九州大学
    • Year and Date
      20121126-20121128
  • [Presentation] Timing-Test Scheduling for Constraint-Graph Based Post-Silicon Skew Tuning2012

    • Author(s)
      Mineo Kaneko
    • Organizer
      IEEE International Conference on Computer Design
    • Place of Presentation
      カナダ モントリオール
    • Year and Date
      20120930-20121003
  • [Presentation] Statistical Timing-Yield Driven Scheduling and FU Binding in Latch-Based Datapath Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Organizer
      IEEE Mid-West Symposium on Circuits and Systems
    • Place of Presentation
      米国 アイダホ
    • Year and Date
      20120805-20120808
  • [Presentation] Reliable and Low-Power Clock Distribution Using Pre- and Post-Silicon Delay Adaptation in High-Level Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Organizer
      IEEE International Symposium on Circuits and Systems
    • Place of Presentation
      韓国 ソウル
    • Year and Date
      20120521-20120523
  • [Presentation] Post-Silicon Skew Tuning Algorithm Utilizing Setup and Hold Timing Tests2012

    • Author(s)
      Mineo Kaneko, Li Jiang
    • Organizer
      IEEE International Symposium on Circuits and Systems
    • Place of Presentation
      韓国 ソウル
    • Year and Date
      20120521-20120523
  • [Presentation] Optimal Register-Type Selection during Resource Binding in Flip-Flop/Latch-Based High-Level Synthesis2012

    • Author(s)
      Keisuke Inoue, Mineo Kaneko
    • Organizer
      ACM/IEEE Great Lakes Symposium on VLSI
    • Place of Presentation
      米国 ソルトレイクシティ
    • Year and Date
      20120503-20120504

URL: 

Published: 2014-07-24  

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