2010 Fiscal Year Annual Research Report
リング発振器に基づく,超低消費電力・スケーラブル・タイムドメイン連想メモリの研究
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22560331
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| Research Institution | Hiroshima University |
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Principal Investigator |
MATTAUSCH HansJ. 広島大学, ナノデバイス・バイオ融合科学研究所, 教授 (20291487)
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| Keywords | パターンマッチング / 電子デバイス / 集積回路 |
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| Research Abstract |
本年度は、必要な主な新しい回路(あ)リング発振器の調整可能な遅延段(い)時間領域の
Winner-Take-A11(WTA)回路を啓発した。
我々は、パターンマッチングアーキテクチャの重要な回路のため、主に単純なインバータを使用していた。主に、これでプルダウンまたはプルアップのスイッチング段パスの中に直列接続トランジスタを回避することは達成できた。したがって、プロセス変動の問題の影響を最小限に抑えること実現した。一致しないビットの場合、我々はリング発振器段の遅延時間の増加を実装するために二つの回路を検討した。他の可能な回路も調査し、最終的には最も良い回路構成2パスを選ぶマルチプレクサー回路を選んだ。
2番目の重要な回路として、時間領域WTA回路を開発した。この回路では目指している100ps以下の時間差を識別できる。良いタイムドメインWTA回路のため革新的なオープンループ原理を利用した。従って、時間領域WTA回路はWinner検出回路、リセット可能なレジスタ回路と複数の固定遅延段回路で構成されている。
全てのリング発振器は、同一の遅延段を介して、対応するレジスタとWinner検出回路の入力端子に接続される。Winner検出回路は最初に変更される入力信号を利用し、全てのレジスタのためのクロック信号を生成する。このクロック信号はレジスタの入力端子に存在する信号を保存するために、最初に変更されるリング発振器の出力変更、すなわちWinnerのリング発振器、のみをレジスタに保存される。
成果として、全てのタイムドメイン連想メモリのサブ回路は開発と最適化されている。更に、180nmのCMOS技術を用いる、256ビットの64参照パターンまたは512ビットの128参照パターンで構成される完全なテストチップ設計を行った。そして、このテストチップの製造を依頼した。
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