2010 Fiscal Year Annual Research Report
低電圧動作用シリコンナノフィルムトランジスタの動作設計と物性評価
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22560334
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| Research Institution | Osaka City University |
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Principal Investigator |
大畠 昭子 大阪市立大学, 大学院・工学研究科, 特任准教授 (00301747)
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| Keywords | 電子デバイス / 超薄膜 / 集積回路 / 省エネルギー / シリコン / 低消費電力 |
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| Research Abstract |
低電圧動作に適している薄い埋め込み酸化膜層を持つシリコンナノフィルムトランジスタにおいて、バックアバイアスによる闡値の制御と移動度への影響を調べた。埋め込み酸化膜厚10nm、シリコンフィルム厚8nm、ゲート絶縁膜はHfO_2高誘電率ゲート絶縁膜で等価酸化膜厚は1.4nm、ゲート電極はTiNの構造である。バックバイアスによる閾値制御に関しては、
nMOSFET、pMOSFETともにゲートマスク長40nmまで長チャネルと同じく有効に制御できる事が明らかとなった。閾値制御に対する埋め込み酸化膜薄膜化の影響はバックバイアスの低電圧化だけでなく、埋め込み酸化膜とシリコンナノフィルム界面の界面準位の影響が減少する事に現れる。さらに、様々なバックバイアスを印加した際の移動度の変化を調べた。nMOSFETにおいてはバックチャネルのみがアクティブな場合の移動度が最も大きく、フロントのみおよびフロントとバック両方がアクティブな場合よりも増大する事がわかった。これはバックチャネルはシリコンとシリコン酸化膜の界面がチャネルとなる事による。一方、pMOSFETにおいてはフロントとバック両方がアクティブな場合の移動度が最も大きくなる事が明らかとなった。これは、ボリュームコンダクションと呼ばれるチャネル内の電界が弱くなる事、有効質量の小さいサブバンドへのキャリア占有率が高くなる事が原因と考えられる。さらに、ホールの移動度の高い(110)面を(100)面に混載してシリコンフィルムに利用するためのプロセスとその問題点について調べた。シリコンをイオン注入しアモルファス化しその後再び結晶化させた20nm膜厚の(110)面シリコンフィルムトランジスタにおいて電気特性を調べた。チャネル方向が<110>に対し0、45、90度、いずれの場合にも電気特性上プロセスに起因した劣化が生じていない事が明らかになった。
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