2010 Fiscal Year Annual Research Report
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22650008
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| Research Institution | The University of Tokyo |
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Principal Investigator |
中村 宏 東京大学, 大学院・情報理工学系研究科, 教授 (20212102)
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| Keywords | コンピューティング / 実行モデル / アーキテクチャ / 高性能化 / 低消費電力化 |
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| Research Abstract |
コンピュテーションの高性能化と低消費電力化を飛躍的に推し進めるべく、演算処理を行う部分とデータ転送路の「物理的な場所」を陽に規定することが可能な、これまでとは全く異なる新しい実行モデル「データレジデントコンピューティング」の導入とその設計方法論の確立を目指している。その目的のために、VLSI内部で多くのプロセッサがパケットスイッチングネットワークで接続されるメニーコアプロセッサを取り上げ、以下の2点の検討を行った。(1)デッドロックを避けるため、ネットワーク上のデータ転送経路は転送元と転送先が決まれば一意に定まる。しかしその場合にはネットワーク上の経路の利用率に偏りが生じ、一部の転送経路が性能のボトルネックになることが分かった。このボトルネックの経路は物理的なプロセッサの配置に依存する。そこで、その物理的な配置を考慮し、混雑するところのみを局速化する回路的手法を考案し、この回路を130nmプロセスを用いて実装して詳細に評価を行い、その有効性を確認した。(2)データ転送路の混雑は物理的な配置だけでなく、実際の転送量にももちろん依存する。転送量を削減する手法としてデータ圧縮が広く知られているが、このデータ圧縮の効果も当然ながらデータ転送路の物理的な配置に依存する。そこで、物理的な配置に応じて混雑しやすいデータ転送路においてのみデータ圧縮を実施する手法を考案した。またその手法の有効性の実証検討を開始した。
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