2012 Fiscal Year Annual Research Report
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22686034
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| Research Institution | The University of Tokyo |
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Principal Investigator |
竹中 充 東京大学, 工学(系)研究科(研究院), 准教授 (20451792)
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| Project Period (FY) |
2010-04-01 – 2014-03-31
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| Keywords | 光電子集積回路 / 化合物半導体 / CMOSフォトニクス / MOSトランジスタ / 基板貼り合わせ |
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| Research Abstract |
(1) III-V-OI基板形成 平成24年度においては、貼り合わせIII-V-OI基板の耐熱性向上に向けた研究を進めた。TDS分析等で評価を進めた結果、貼り合わせ界面のAl2O3から発生する水がボイドの原因であることを突き止めた。Al2O3膜の膜厚を薄くし、より高温で成膜することでこのボイドの発生の抑制が可能であることを明らかにし、III-V-OI基板の耐熱性を600度にまで高めることとに成功した。またイオン注入を用いた量子井戸インターミキシングを用いて、多重量子井戸のバンドギャップ制御が可能であることも明らかにした。
(2) CMOSコンパチブル微細プロセス技術 平成24年度においては、イオン注入法を用いた横型PIN接合の寄生抵抗が、金属配線とP型InGaAsP間のコンタクト抵抗であることを明らかにした。300度の急速加熱処理を施すことでこのコンタクト抵抗を大幅に低減可能であることを明らかにした。
(3) III-V細線導波路光素子 平成24年度においては、InP系フォトニックワイヤーの導波損失低減に関する研究を進めた。貼り合わせ界面のラフネスをInP/Al2O3層導入により大幅に低減可能であることを明らかにした。またドライエッチングの最適化により側壁ラフネスを低減することで、損失をSi系フォトニックワイヤー並みに低減可能であることを明らかにした。またInGaAsPフォトニックワイヤー光スイッチを作製して、シリコンと比較して1/10程度の低電流でスイッチを駆動可能であることを実験的に世界で初めて明らかにした。
(4) III-V CMOS集積化 平成24年度においては、III-V-OI基板を用いて、自己整合プロセスによりゲート長を55nmまで縮小したInGaAs MOSトランジスタを実現することに成功した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
III-V-OI基板形成に関しては、これまで貼り合わせ界面で発生するボイドが問題であったが、詳細な分析をすることでその原因を突き止め、これを解決するプロセスの確立に成功した。これにより安定的に高温プロセス処理が可能なIII-V-OI貼り合わせ基板を実現することに成功した。
CMOSコンパチブル微細プロセス技術に関しては、イオン注入法を用いたPIN接合形成技術を確立するとともに、寄生抵抗成分の原因を明らかにし、これを低減するプロセスを明らかにすることに成功しており、低電圧、低消費電力動作が可能であることを明らかにした。これらの成果により、III-V-OI基板上に光デバイスを作製するプロセスの基盤を構築することが可能になった。
III-V細線導波路光素子に関しては、導波損失起源を明らかにすることに成功し、Si系導波路並みに損失が低減可能であることを示唆することに成功した。また作製した光スイッチにおいては、Siと比較して1/10程度の電流で駆動可能であることを実験的に明らかにした。これにより本研究で進めている化合物半導体を用いたCMOSフォトニクスが本質的にSiフォトニクスよりも優れていることを実証することに成功した。
III-V CMOS集積化においても、ナノレベルのInGaAsトランジスタをIII-V-OI基板上に作製することに成功しており、光素子との集積化に向けた素子作製技術が構築されつつある。
このように、本研究で進めるIII-V CMOSフォトニクスプラットフォーム技術が順調に確立されつつあり、Siフォトニクスに対する本質的優位性も明らかになりつつあり、おおむね順調に進展している。
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| Strategy for Future Research Activity |
III-V-OI基板形成に関しては、更なる耐熱性向上に向けたプロセス技術の検討を進める。より高温での活性化アニール等を実現するために、超短時間アニールの検討を行う。極めて短い時間で高温まで昇温することで貼り合わせ層へのダメージが低減可能かの検討を進める。また熱応力歪を数値計算を用いて解析することで、熱応力の影響がより低減可能な貼り合わせ構造や貼り合わせプロセスの検討を進める。
CMOSコンパチブル微細プロセス技術において、より高品質なPIN接合を形成するためのプロセス技術の検討を進める。イオン注入法と比較して、より高濃度に不純物を添加可能なZnの固層拡散技術の研究を進める。またNiとの合金化プロセスによりN型InGaAsPとの間で低抵抗コンタクトを実現可能かの検討を進める。これにより低抵抗PIN接合形成技術の確立を目指す。
III-V細線導波路光素子に関しては、InGaAsP光スイッチの高性能化に向けた研究を進める。上記で実現するプロセス技術を用いて、低損失、低電流駆動、低電力動作を実現するとともに、光スイッチとしての諸特性を明らかにして、Siに対する優位性を実証する。またフォトディテクタの集積化に関する研究も進める。
III-V CMOS集積化においては、InGaAsP光スイッチとInGaAs MOSトランジスタとの一体集積化に向けた研究を進める。InGaAs MOSトランジスタによりInGaAsP光スイッチを駆動するための研究を進める。
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[Journal Article] Electron mobility enhancement of extremely thin body In0.7Ga0.3As-on-insulator metal–oxide–semiconductor field-effect transistors on Si substrates by metal–oxide–semiconductor interface buffer layers2012
Author(s)
S. H. Kim, M. Yokoyama, N. Taoka, R. Iida, S. Lee, R. Nakane, Y. Urabe, N. Miyata, T. Yasuda, H. Yamada, N. Fukuhara, M. Hata, M. Takenaka, and S. Takagi
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Journal Title
Appl. Phys. Express
Volume: 5
Pages: 014201
DOI
Peer Reviewed
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[Presentation] Sub-60 nm deeply-scaled channel length extremely-thin body InxGa1-xAs-on-insulator MOSFETs on a Si with Ni-InGaAs metal S/D and MOS interface buffer Engineering2012
Author(s)
S. H. Kim, M. Yokoyama, N. Taoka, R. Nakane, T. Yasuda, O. Ichikawa, N. Fukuhara, M. Hata, M. Takenaka, S. Takagi
Organizer
VLSI Symposium
Place of Presentation
Honolulu, United Sates of America
Year and Date
20120611-20120614
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