2012 Fiscal Year Annual Research Report
低消費電力を指向した動的なハードウェア再構成フレームワークの確立
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22700056
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| Research Institution | Nagasaki University |
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Principal Investigator |
柴田 裕一郎 長崎大学, 工学(系)研究科(研究院), 准教授 (10336183)
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| Project Period (FY) |
2010-04-01 – 2013-03-31
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| Keywords | 動的再構成 / FPGA / リコンフィギャラブルコンピューティング |
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| Research Abstract |
1 動的かつ部分的なハードウェア再構成メカニズムを備えた形状的特徴による動画像からの物体検出処理に応用したFPGAシステムを実装し，動的なハードウェア再構成の粒度と電力消費に与える影響について実測に基づく評価を行った．異なる大きさの形状的特徴をとらえるためには，一般に大きさの異なる複数の特徴検出フィルタを並列に動作させることが多いが，このうち実際に検出処理を行うものは1つであるため，フィルタを単位とした再構成が効果的であり，動的再構成をサポートするために必要となる面積オーバヘッドはフィルタあたりLUT数で約20%程度であることを示した．次に複数のフィルタを並列動作させる通常の構成と，ハードウェアの動的再構成を行うシステムを比較し，動的再構成の導入によりLUTやレジスタ，DSPブロックなどの資源使用量を51%から68%削減できることを示した．また，カメラデバイスなどを含むトータルの電力消費を測定し，提案する動的再構成メカニズムの導入により6.7%の電力削減が可能であることを明かにし，動画像処理との親和性が高いことを示した．
2 一般的なFPGAの動的再構成メカニズムでは，あらかじめ構成される可能性のあるすべてのハードウェア構成について，EDAツールにより構成情報を生成しておく必要があったが，LUT単位で直接FPGA上に構成された回路が自律的に書き換え可能な細粒度動的再構成メカニズムを提案し実装した．書き換えるLUT情報の生成から再構成までを2マイクロ秒から5マイクロ秒程度で可能であることを実測により確認した．一方，動的再構成の際に追加で必要となる電力もほとんどなく，制御部のハードウェア量もチップ全体の資源量の4%から6%程度しか消費しないことを明かにした．
3 これらの成果について，国際会議FPL，電子情報通信学会リコンフィギャラブルシステム研究会等で発表した．
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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