2010 Fiscal Year Annual Research Report
MOSトランジスタの低ノイズ化へ向けたデバイス構造最適化
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22860004
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| Research Institution | Tohoku University |
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Principal Investigator |
黒田 理人 東北大学, 大学院・工学研究科, 助教 (40581294)
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| Keywords | CMOSイメージセンサ / MOSFET / シリコン / ノイズ / 1/fノイズ / Random Telegraph Signalノイズ |
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| Research Abstract |
CMOSイメージセンサの読出しノイズ低減による感度向上に向け、MOSFETの電荷の通り道であるチャンネルからトラップサイトが存在するゲート絶縁膜/シリコン界面付近の距離と、ノイズレベルとの相間を明らかにするため、チャンネル-界面距離を0～170nmまで条件を振ったn-channel MOSFETを作成し、ノイズレベルの評価を行った。平均的なノイズレベルの指標である1/fノイズは、CMOSイメージセンサのソースフォロワ回路の動作点付近でチャンネル-界面の距離とノイズ強度とに強い相間が確認され、チャンネル-界面距離を離したデバイスではチャンネル-界面距離が0nmである従来のデバイスと比べ、一桁以上のノイズ強度低減が可能であることが分かった。一方、チャンネル-界面距離を離した際の短チャンネル効果の増大を懸念していたが、ウェル濃度を従来のデバイスより約2倍程度高濃度化すると、従来のデバイスとほぼ同程度レベルまで抑制出来ることが分かった。この知見を元に、100万個を超えるトランジスタのノイズ信号を数秒間で統計的に評価可能な評価パターンを用いて、チャンネル-界面距離130nmのデバイスを評価したところ、同じノイズ強度を有するRandom Telegraph Signal(RTS)ノイズの発生頻度が、従来のデバイスと比べて約2桁削減出来ることが分かった。さらに、ソース・ドレイン電極の直列抵抗がドレイン電流値の比較的大きいバイアス条件下で1/fノイズ強度に影響を及ぼすことを発見し、ErSi_2シリサイドを用いた極低抵抗コンタクト電極をn-channel MOSFETに導入することで1/fノイズ強度を大幅に削減出来ることを示した。このように、短チャンネル効果を従来と同程度に保ちつつ、平均的・統計的にノイズ強度を低減するためのデバイス構造指針の大枠を得ることが出来た。
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