2023 Fiscal Year Annual Research Report
実アプリケーションの時空間ブロッキングによる高速化に関する研究
| Project/Area Number |
22K17898
|
|---|
| Research Institution | Nagoya University |
|---|
Principal Investigator |
星野 哲也 名古屋大学, 情報基盤センター, 准教授 (40775946)
|
|---|
| Project Period (FY) |
2022-04-01 – 2024-03-31
|
| Keywords | 高性能計算 / テンポラルブロッキング / 性能モデル |
|---|
| Outline of Annual Research Achievements |
本年度は、Intelの最新プロセッサであり、Intel製品として初めてHigh Bandwidth Memory（HBM）を搭載したIntel Xeon Sapphire Rapidsを用い、有効なテンポラルブロッキング手法を検討した。テンポラルブロッキング手法は、従来メモリ性能に律速されるステンシル計算を、空間ループだけでなく時間ループをも計算の依存関係を考慮しながらブロック化し、キャッシュ効率を高める手法であるため、元より高性能でキャッシュとの性能差が小さいHBMメモリを採用するプロセッサでは、本手法適用による性能向上がより困難であることがわかった。特に、Intel Xeon Sapphire Rapidsではコア間を接続するメッシュのバンド幅に性能が律速されるため、本研究課題の提案手法である、大きな共有キャッシュを利用したテンポラルブロッキング手法は本質的に適していないことが明らかとなった。Intel Xeon Sapphire Rapidsは各コアに独立のL2キャッシュを備えるため、独立なL2キャッシュを効率良く利用する手法を継続して研究する予定である。 本研究課題の研究期間全体を通じて、
1. DDRメモリを使用した従来型のマルチコアCPUにおいては、共有のラストレベルキャッシュを用いたテンポラルブロッキングが効果的であること
2. ステンシル計算は複数点を参照し一点に計算結果を書き込むという演算の依存関係がある都合上、A64FXのような相対的に計算命令のレイテンシが大きいプロセッサではパイプラインを埋めきれず、従って命令レイテンシやプログラムのパイプライン並列性や必要レジスタ数を性能モデルに入れ込む必要があること
3. Sapphire Rapidsのようにコア間のバンド幅を考慮すべきプロセッサがあること
が明らかとなった。新たに明らかになった点を踏まえ研究を継続する。
|
Research Products
(7 results)
