2023 Fiscal Year Research-status Report
Frequency Synthesizer for Advanced Wireless Systems: Challenge of Frequency Synthesis by New Principle Analog Sine Function Circuit
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22K18815
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| Research Institution | Ritsumeikan University |
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Principal Investigator |
野坂 秀之 立命館大学, 理工学部, 教授 (60524121)
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| Project Period (FY) |
2022-06-30 – 2025-03-31
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| Keywords | 周波数シンセサイザ / DDS / アナログ / スプリアス / 正弦関数 |
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| Outline of Annual Research Achievements |
昨年度提案した、位相情報を振幅情報に変換するリードオンリーメモリ（ROM）の機能を新原理に基づくアナログ技術で代替するダイレクトデジタルシンセサイザ（DDS）新回路について、CMOSトランジスタモデルを用いて集積化設計を行った。DDS回路は、８ビットの位相アキュムレータ、ランプ波を発生する８ビットの電流スイッチアレイ、基準電圧を発生する３つの８ビットの電流スイッチアレイ、３つの差動増幅回路からなるアナログ正弦関数回路から構成される。集積化にあたって、ランプ波の発生と基準電圧の発生を同じ電流スイッチアレイのレプリカ回路とすることにより、プロセス・電源電圧・環境温度（PVT）が変動した場合にランプ波と基準電圧が同方向に変動し、これらの変動が後段の差動増幅回路で相殺することを狙う工夫を施した。この工夫により、PVT変動を補償する回路構成になっている。CMOSトランジスタモデルによる回路シミュレーションの結果、クロック周波数500MHzの際に、多少のグリッジが観測されるものの、目論見通りの差動の正弦波状の波形生成が確認できた。設計した回路はCMOSにて集積化を行った。試作した集積回路の測定により、周波数設定データKに応じた周波数の差動の正弦波様の出力信号が生成できることを確認した。また、周波数設定データKに応じた周期で正しくオーバーフロー信号が出力されることを確認した。以上により、昨年度提案したDDS新回路について、集積回路での目論見通りの動作を実測にて検証した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
計画通り、正弦関数回路の集積化設計を行い、目論見通りの動作を確認するとともに、回路試作を行った。計画通り、PVT変動を抑える補償回路も機能として盛り込むことができた。
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| Strategy for Future Research Activity |
2024年度についても詳細評価を継続し、誤差目標、消費電力目標の見通しを得るための２次回路試作に向けた課題を抽出する。数値目標の実証により、新原理に基づく高速周波数切換可能な周波数シンセサイザ技術の確立を行う。以上により、提案技術が超柔軟な無線リンクを実現できる可能性を検証する。
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| Causes of Carryover |
ほぼ計画通りの使用額であったが、研究費の削減に努めた結果2023年度に未使用額が発生したため。
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