2014 Fiscal Year Annual Research Report

室温動作集積単電子トランジスタと大規模ＣＭＯＳ回路との融合による新機能創出

Research Project

Project/Area Number	23246064
Research Institution	The University of Tokyo
Principal Investigator	平本俊郎東京大学, 生産技術研究所, 教授 (20192718)
Project Period (FY)	2011-04-01 – 2016-03-31
Keywords	半導体物性 / 大規模集積回路 / Beyond CMOS / 単電子トランジスタ / ナノワイヤトランジスタ / 特性ばらつき / MOSFET
Outline of Annual Research Achievements	本研究の目的は，ナノスケールの半導体構造中で新たに発現する物理現象を積極的に利用したいわゆるBeyond CMOSデバイスと，既存のCMOS回路を融合させることにより，新たな新機能を創出する新概念集積回路を実現することである．Beyond CMOSデバイスとして，本研究では室温動作のシリコン単電子トランジスタを取り上げる．また，既存のCMOS回路を構成するトランジスタとしては，シリコンナノワイヤトランジスタを選択した．もともと室温動作単電子トランジスタのチャネル構造は極細のナノワイヤトランジスタであり，単電子トランジスタとシリコンナノワイヤトランジスタは1チップ上の集積化に適している．単電子トランジスタとシリコンナノワイヤトランジスタは同一プロセスで作製するが，CMOS回路を構成するシリコンナノワイヤトランジスタの特性ばらつきとノイズが集積化の大きな障壁となっていた．特にランダムテレグラフノイズは，ナノスケールトランジスタで振幅が大きくなるため，その抑制は必須である．ランダムテレグラフノイズのナノワイヤ幅依存性を詳細に評価した結果，ナノワイヤ幅2nmでは低い頻度ながら巨大なテレグラフノイズが観測されるものの，ナノワイヤ幅7nm程度ではノイズが抑制されることが確認された．このサイズでは特性ばらつきも抑制されることがすでにわかっている．以上の結果より，ナノワイヤ幅の最適値を7nmとし，シリコン単電子トランジスタとシリコンナノワイヤトランジスタの集積化による新機能回路実現に見通しを得た．
Research Progress Status	27年度が最終年度であるため、記入しない。
Strategy for Future Research Activity	27年度が最終年度であるため、記入しない。