| Research Abstract |
グローバルなクロックシステムを用いない非同期式回路設計は,クロック分配等のグローバルクロックに起因する問題を根本的に解決できる可能性を持つ.しかし,これまでの非同期式回路の設計は,非同期式回路設計の熟練者がその知識と経験を駆使して手作業で作り上げたものであり,一般の設計者にとっては難しいものであった.そこで本申請研究では,一般の設計者が,非同期式設計に親しみ,容易に高い性能を持つ非同期式回路を設計し,動作を確認することができるような枠組みを構築することを目的としている.本年度は,まずマッチドディレイの自動最適化のために,設計CADが出力するパス遅延情報から,プログラマブル遅延素子の初期値を決定する仕組みについて検討した.現在検討している束データ方式の非同期式回路では,データパス遅延よりわずかに大きな遅延を,制御回路により実現する必要がある.よって,それらのパスの始点と終点を指定して,設計CADが出力するパス遅延情報を処理することで,プログラマブル遅延素子の初期値とすることができる.この仕組みを,非同期式NoCの実回路に適用し,FPGAおよびASIC実現において,概ね期待通りの動作をすることを確認した.また,レイアウトの最適化に関しては,指定した回路部分をそれぞれ指定した領域に配置するCADスクリプトについて検討した.この考え方を用いて,前記の非同期式NoCの適当な部分回路をグルーピング化し,シミュレーションを繰り返すことにより回路の性能がどれほど変化するかについて検討した.現状では,やや予測外の結果が出ることもあり,もう少し実験を重ねる必要がある.このためにも,現在この処理フローの自動化を進めている.また,制御回路中間記述からデータの流れの大きな部分を見つけ出し,その部分を近い領域に配置できるよう,スクリプトを変更するための検討も行っている.
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
今年度はマッチドディレイの最適化とレイアウトの最適化に取り組んだが,それぞれ設計CADとの連携は必須である.しかし,設計CADの出力する複雑なデータを処理したり,期待通りの動作をさせるスクリプトを得ることは多大の労力と時間を要する.このステップを本年度でほぼ終えることができたため,おおむね順調と考えることができる.
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| Strategy for Future Research Activity |
今後は,ある程度アイデアを実現し,実回路に適用し評価しつつ,不具合点を修正する必要がある.そのためにも,例題とする回路の選択が重要である.現在の所,別プロジェクトで得られた非同期NoCを例題回路として使用できており,当面はこれを用いて本研究課題を進めていけると考えている.
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