2012 Fiscal Year Annual Research Report
複合Ｓｉウェハを用いた高性能・低電力ヘテロＣＭＯＳトランジスタの開発
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23360146
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| Research Institution | Tohoku University |
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Principal Investigator |
李 康旭 東北大学, 未来科学技術共同研究センター, 教授 (90534503)
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| Co-Investigator(Kenkyū-buntansha) |
福島 誉史 東北大学, 未来科学技術共同研究センター, 准教授 (10374969)
マリアッパン ムルゲサン 東北大学, 未来科学技術共同研究センター, 産学官連携研究員 (10509699)
田中 徹 東北大学, 大学院医工学研究科, 教授 (40417382)
ベ ジチョル 東北大学, 未来科学技術共同研究センター, 助教 (40509874)
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| Project Period (FY) |
2011-04-01 – 2014-03-31
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| Keywords | ヘテロCMOSトランジスタ / 複合ウェハ / セルフアセンブリー張り合わせ |
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| Research Abstract |
8インチSiウェハ上に化合物半導体(InP/Ge)チップを高い位置合わせ精度と接合強度で張り合わせる出来るセルフアセンブリー技術開発を行った。位置合わせ精度と接合強度に大きく影響する親水性膜の材料選択と表面粗さの条件を確立した。8インチSiウェハ上でInPやGeなど化合物半導体チップがSiチップ並みの高い位置合わせ精度(<1um)と接合強度でセルフアセンブリー張り合わせるが出来ることを確認した。8インチSiウェハ上でも化合物半導体チップが高い位置合わせ精度と接合強度で張り合わせる出来ることが確認できたことは、今後の大口径複合ウェハでの量産化観点から意義が大きいと考えられる。
2インチ複合ウェハによるInP NMOSトランジスタ、Ge PMOSトランジスタのヘテロCMOSトランジスタの試作に必要な要素技術を確立した。具体的には、InP・Ge CMOSトランジスタ実現の鍵を握るInP、Geへの浅いp-n接合形成技術と良好なp-n接合特性を得るためのイオン打ち込み後のアニール(熱処理)技術を確立した。InP、GeともSiのような高温でアニールができないため、イオン打ち込み後の結晶欠陥を十分に回復させることが難しいという問題がある。Siの場合より低い温度でInP膜とGe膜の結晶欠陥を最小化出来るイオン打ち込み条件とイオン打ち込み後のアニール温度条件を確立した。2インチSiウェハ上にInP・Geチップをセルフアセンブリーした複合ウェハを用いて、InP・GeヘテロCMOSトランジスタを作製し、低動作電圧 (0.5V)でも良好なp-n接合特性が得られたことが確認できた。
これらのデバイス特性評価結果から、大口径を用いた場合の問題点の抽出、その解決方法について検討をし、今後大口径複合ウェハ用いたヘテロCMOSトランジスタの試作に試作に必要な要素技術の確立を目指す。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
InPチップとGeチップを8インチSiウェハ上に高い位置合わせ精度と接合強度でセルフアセンブリーで張り合わせをする技術と2インチSiウェハ上でInP・GeヘテロCMOSトランジスタを作製し、低動作電圧でも良好なp-n接合特性が得られたことが確認できたので当初の計画通りおおむね順調に進展している状況である。
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| Strategy for Future Research Activity |
12インチ大口径複合ウェハ試作に必要な装置の立ち上げを加速させ、当初の計画以上の成果を得るよう推進する。
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