2011 Fiscal Year Research-status Report
レイアウト情報を用いたＳＯＣ市場不良率予測の高精度化手法に関する研究
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23500063
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
岩崎 一彦 首都大学東京, システムデザイン研究科, 教授 (40232649)
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| Co-Investigator(Kenkyū-buntansha) |
新井 雅之 首都大学東京, システムデザイン研究科, 助教 (10336521)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | SoC欠陥レベル削減 / SoC高信頼設計 / ディペンダブルプロセッサ / LSIテスト / テストパターン / 市場不良率 |
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| Research Abstract |
レイアウトデータにおける任意の配線および配線対に対して，複数の欠陥粒径を仮定してクリティカルエリア解析を実行した．得られたクリティカルエリアから，オープン故障およびブリッジ故障に対して，各故障の発生頻度に基づく重み付き故障カバレージを導出した．カバレージ計算の対象とする故障モデルは以下の4通りとした．(1)AND型/OR型ブリッジ故障モデル，(2) IDDQ型ブリッジ故障モデル，(3) 0/1縮退型オープン故障モデル，(4)IDDQ型オープン故障モデル．これらのそれぞれに対してクリティカルエリア（CA）を求め，本研究で提案した重み付き故障カバレージを算出し，重みなし故障カバレージと比較した．対象回路は，ISCAS’85 C17（6ゲート）ベンチマーク回路およびC432（オリジナル160ゲート, NANGATEライブラリ108ゲート）ベンチマーク回路である．クリティカルエリアの算出に際しては，NANGATEの45nm open cell libraryを適用して作成されたレイアウトを用いた．多くの場合に，重み付き故障カバレージは重みなし故障カバレージより高い値を示した．言い換えると，従来からの重みなし故障カバレージによるテスト品質の見積，すなわち欠陥レベルの見積が，実際より悲観的な値となっている可能性があることが分かった． また，歩留りの早期改善のためにパイプラインプロセッサにTMR（三重冗長構成）を適用する手法も検討した．TMRには，ボータの数や配線によっていくつか種類が考えられるため，ステージの取り得る構造として12種類の構造を考慮した．面積コストを考慮し遺伝的アルゴリズムを用いて構成探索を行った．元のチップと探索構成の比較結果から，元のチップの歩留まりが低い場合に，TMRの適用によって歩留り，良品1チップあたりの面積，欠陥レベルが改善されることを示した．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
規模の小さいベンチマーク回路C17（6ゲート）およびC432（オリジナル160ゲート, NANGATEライブラリ108ゲート）に対してレイアウトを入手してクリティカルエリアを求めた．提案した尺度に基づいて故障カバレージを求め，より短いテストパターンでより低い市場不良率を達成できる可能性を示した．
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| Strategy for Future Research Activity |
現在は100ゲート規模のベンチマークを対象としているが，24年度には1Mゲート規模の回路に対して適用できるように検討する．ブリッジ故障によってフィードバックを含む回路が構成されることもあり，更に充実した故障モデルを検討する． TMRの構成探索に関しては，適応度を算出するための評価関数の改善，探索アルゴリズムにおける交叉・突然変異・選択手法の吟味などが考えられる．
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| Expenditure Plans for the Next FY Research Funding |
24年度までは与えられたレイアウトとテストパターンからより実用的な故障カバレージと市場不良率を求めるが，25年度には目標とする市場不良率を与えてより短いテストパターンを得る手法を開発する．ターゲットとする対象故障およびテストベクトルの選択手法を検討しなければならない．
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