2012 Fiscal Year Research-status Report
レイアウト情報を用いたＳＯＣ市場不良率予測の高精度化手法に関する研究
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23500063
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
岩崎 一彦 首都大学東京, システムデザイン研究科, 教授 (40232649)
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| Co-Investigator(Kenkyū-buntansha) |
新井 雅之 首都大学東京, システムデザイン研究科, 助教 (10336521)
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| Keywords | 集積回路 / 市場不良率 / VLSIテスト / レイアウト情報 / 故障カバレージ / TMR |
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| Research Abstract |
集積回路の市場不良率を高精度に見積もるための一手法として，レイアウト情報を用いた故障カバレージの算出法について研究を進めた．対象とした回路は以下に示す8個のISCASベンチマーク回路であり，そのネットリストに対し論理合成とレイアウト設計（NANGATEライブラリ）を実施した：c880（114ゲート），c1355（227ゲート），c1908（198ゲート），c2670（377ゲート），c3540（464ゲート），c5315（663ゲート），c6288（1844ゲート），c7552（857ゲート）．これらの回路に対してATPGツール（TetraMAX）を用い縮退故障用のテストパターンを生成した．このツールでは，対象故障としてネットリスト上の故障を用いている．本研究では，回路のレイアウト情報から対象とするブリッジ故障およびオープン故障に発生しやすさを考慮した重みを付加した．この故障モデルに基づく故障カバレージの計算手法を提案した．上記で得られたATPGパターンを削減するアルゴリズムを考案した．その結果，上記ベンチマーク回路に対して，例えば故障カバレージ95％を達成するテストパターンを従来と比較して1/10～1/2程度へ，99％の場合1/20～1/5程度へ削減できることを示した．テストパターン数の削減はテストコスト削減に直結し産業的なインパクトも大きい．また，配線が中間電位となる場合についても故障モデルを提案し，その解析を実行した．
歩留り早期改善のためにTMR（3重冗長化）を用いる手法に関して提案し評価を進めてきた．論文を執筆し現在査読中である．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究の1年目では，ISCASベンチマーク回路のうちc17（6ゲート）およびc432（オリジナル160ゲート，NANGATEライブラリ108ゲート）という小さい回路について検討した．2年目となる24年度には，前述のように100ゲート～1800ゲート規模を対象として研究を進めた．また，オープン故障によって配線部分が中間電位となる場合についても故障モデルを提案し，その解析を実行した．
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| Strategy for Future Research Activity |
3年目となる25年度においては，さらに大きなベンチマーク回路を対象とする．既に，数万ゲート級のマイクロプロセッサに対するネットリストを入手済みである．これをNANGATEライブラリで論理合成およびレイアウト設計を実施する予定である．テストパターン数が従来法と比較して1/20～1/10程度に削減できることを期待している．さらに，従来のATPGパターンを基にテストパターンを削減することも重要であるが，レイアウト情報に基づいてテストパターンを生成する手法にていも検討を進める予定である
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| Expenditure Plans for the Next FY Research Funding |
半導体データベースの整備，論文別刷代金，学会参加費および旅費に使用する予定である．
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