2013 Fiscal Year Annual Research Report
レイアウト情報を用いたＳＯＣ市場不良率予測の高精度化手法に関する研究
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23500063
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
岩崎 一彦 首都大学東京, 学術情報基盤センター, 教授 (40232649)
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| Co-Investigator(Kenkyū-buntansha) |
新井 雅之 日本大学, 生産工学部, 助教 (10336521)
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| Keywords | 集積回路 / 市場不良率 / VLSIテスト / レイアウト情報 / 故障カバレージ / TMR |
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| Research Abstract |
集積回路の市場不良率を高精度に見積もるための手法として，レイアウト情報を用いた故障カバレージの算出法について研究を進めている．25年度はISCAS89ベンチマーク回路のうち27個の回路について以下の条件でレイアウト設計を実行した：配置の使用率70％，クロック優先配線，Via冗長化．得られたレイアウト情報からオープン故障およびブリッジ故障についてクリティカルエリア（CA）を求めた．更に，配線のダブルビアには故障が生じないとみなし，配線毎のシングルビアの個数を求めた．これに基づき重み付き故障カバレージを求め，同じテストパターンに対して故障カバレージが改善されることを示した．よりテストコストの低いテストパターンの作成につながる．
CAは欠陥の粒径に依存し，小さい粒径の欠陥ほど発生しやすいことが知られている．本研究では，2個程度の粒径に対してCAを求めることにより，欠陥の発生確率を考慮したCAを求めることができることを示した．
CAの正確な値を求めるためにはレイアウト情報が必要であるが，設計のより早い段階，すなわちネットリストの段階である程度のCAを推定できれば，テストパターン設計が容易になる可能性がある．本研究では，ゲートのファンアウトが大きいほどCAが大きくなる傾向があることを示した．入出力ポートからの最大／最小段数および到達可能な入出力ポート数についてはCAとの相関は見られなかった．ゲートのファンアウト数に基づきCAを推定し，より大きなCAを持つノードを対象故障とすることにより，より迅速なテストパターン設計か可能となる．
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