2013 Fiscal Year Annual Research Report
ＦＰＧＡの動的部分再構成機能を利用した組合せ問題に対する高速ハードウェア解法
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23500066
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| Research Institution | Hiroshima City University |
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Principal Investigator |
若林 真一 広島市立大学, 情報科学研究科, 教授 (50210860)
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| Keywords | FPGA / 動的部分再構成 / 組合せ最適化 / ネットワーク侵入検知 |
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| Research Abstract |
本研究では、ネットワーク侵入検知のための正規表現マッチング手法を提案した。本手法は１次元シストリックアルゴリズムと非決定有限オートマトンを組み合わせるものであり、実行時にパターンを設定可能という特長を持つ。さらに、任意の正規表現を扱うことができ、かつ瞬時にパターン更新が可能であるという特長を持つ。
上記の手法を拡張し、FPGA の部分再構成機能を用いて与えられた正規表現パターンに合わせた回路構成を瞬時に生成する手法を提案した。提案手法では、正規表現の異なる部分クラスを扱う部分回路が複数個あらかじめ用意されている。正規表現パターンが与えられた時、そのパターンに適したコンパクトなマッチングハードウェアが部分回路の組み合わせにより自動生成され、部分再構成によってFPGA上に実装される。提案手法はパターン更新時に長い時間を要する回路の再設計を必要としない為、高速にパターンを更新でき、かつ与えられたパターンに特化した回路を生成できる。
さらに、研究代表者らが過去に開発した最大クリーク問題に対するインスタンス依存ハードウェア解法を改良し、FPGAのハードウェア資源の制約により入力として与えられる大規模グラフをそのままでは処理できない場合において、グラフを複数の部分グラフに分割することで、FPGAのハードウェア資源の制約を越えて最大クリークを求める手法を開発した。本手法においては、FPGAの動的部分再構成機能を利用してアルゴリズムの実行中に回路を動的に部分再構成する。
また、充足可能性（SAT）問題に対しても、与えられた和積形論理式のサイズが非常に大きく、FPGAのハードウェア資源の制約により、そのままでは問題を解けない場合について、FPGAの動的部分再構成機能を利用してアルゴリズムの実行中に回路を動的に部分再構
成することで問題を解く新しいSAT解法を開発した。
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Research Products
(3 results)
