2011 Fiscal Year Research-status Report
ＩＰを用いたタイルベースＮｏＣのシステムの構成と設計技術に関する研究
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23500069
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| Research Institution | Waseda University |
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Principal Investigator |
渡邊 孝博 早稲田大学, 理工学術院, 教授 (70230969)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | IP / NoC / ネットワークオンチップ / SoC / アーキテクチャ |
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| Research Abstract |
平成23年度は（1）カスタマイズ可能IPの設計環境、（2）カスタマイズIPを利用するS0C/NoCの構成法、（3）SoC/NoC応用と新しい設計手法としてのEHW の3点を主な課題として研究を行った。 （1）では、カスタマイズ可能IPのアーキテクチャとして提案済みのRip-upIP方式をもとに、小規模のプロセッサ設計をその仕様から行う場合とプロセッサの命令レベルでカスタマイズする場合との作業効率を具体的に比較し、提案手法の優位性を確認した。また、IPライブラリ作成の効率を向上するためにプロセッサ合成ツールを導入し、カスタマイズ設計環境WIPERとの統合化を行った。あわせて、WIPERの改良を行った。 （2）では、IPとルータを組にした回路を敷き詰める方式のタイルベースNoCを基本アーキテクチャとして、カスタマイズ可能IPとの組み合わせによる構成手順を検討した。また、低電力ルータ回路および低レイテンシルーティング手法を提案し、シミュレーション評価を行った。NoCのさらなる高性能化を目指して、３D-NoCの設計最適化を検討し、設計パラメータの変更によるNoC性能への影響を評価した。 （3）では、Back-Propagation Neural NetworkをNoCで実現する試設計と評価結果をまとめ、Neural Networkのハードウェア化に関して従来型の実装よりも優れていることを示した。また、GA（Gentic Algorithm)を用いた進化型ハードウェアEHW（Evolvable Hardware）設計の事例としてイメージフィルタ回路の合成と評価を行い、課題を整理するとともに、SoC/NoC化への実現方法を検討した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
・カスタマイズ可能IPの提案アーキテクチャであるRip-upIPの試作評価、カスタマイズ設計環境WIPERの改良、IPライブラリ作成ツールの導入と立ち上げが計画通りに進んでおり、ほぼ目標を達成した。引き続き、IPライブラリの拡充とライブラリ作成ツールとWIPERとの統合インターフェース設計に進んでいる。・IP応用のNoC構成法について全体フローを作成した。詳細な仕様策定のためには具体的な応用ターゲットを想定した上で個々に要求分析をする必要がある。要素技術であるタイル構成については。ルータ回路やルーティング戦略を検討し、低電力化、低レイテンシ化、耐故障性などの個別の目標を達成する手法をp研究し、ほぼ計画通りに目標を達成した。・NoC応用についてはニューラルネットワークのNoC実装の設計試作とハードウェアニューラルネットワークNoCの性能評価、および、他のハードウェア化との比較を計画通りに進んでいる。成果は国際会議及び学会論文として発表した。新しい設計手法であるEHW応用についてはイメージフィルタを実例として、生成された回路の性能を評価するとともに、ノイズ除去を改善するフィルタ構成を検討した。成果は学会論文として発表し、計画通りである。
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| Strategy for Future Research Activity |
主な課題である（1）カスタマイズ可能IPの設計環境、（2）カスタマイズIPを利用するS0C/NoCの構成法、（3）SoC/NoC応用と新しい設計手法としてのEHW の各々について以下のように進める。（1）導入済みのIP合成ツールと設計環境WIPERとのHDLレベルのインタフェースを開発し、システムの統合化を進めてIP利用設計の作業効率をさらに向上するとともに、Rip-upIPライブラリの拡充を図る。（2）NoCの性能向上のために、要素技術であるルータ回路、ルーティング手法の研究を継続して行うと同時に、３D-NoCのアーキテクチャ研究を行う。また、タイルに組み込むプロセッサコアの電力や性能に関する改善を並行して行う。NoC構成法については、実装する対象を選定し、NoCとIP技法を組み合わせた具体的な事例に対する設計法を提案する。具対例には（3）で行ってきたニューラルネットワークも対象として考える。（3）NoC応用については上記（2）と併合して進める。新しい設計手法であるEHWについては現状の課題である処理時間の問題を解決する方法を探る。具体的には、設計パラメータ間のトレードオフ（たとえば設計品質と処理時間）を考慮して、合理的な時間で要求を満たす回路を生成する手法を開発する。 これらの研究開発を行うと同時に、随時、学会発表などにより成果を発信していく。
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| Expenditure Plans for the Next FY Research Funding |
研究費の主な使用は以下の通りである（単位：千円） 1．設備備品費 150-内訳：PC一式） 2．調査研究旅費 250-[内訳：北九州～東京3回） 3．成果発表旅費（国内） 100-[内訳：北九州～東京1回） 4．研究補助者謝金 1200-（内訳：学生アルバイト等 時給2千円×月50時間×12か月） 5．学会論文投稿料 200-（国内学会論文2件）6．その他
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