2013 Fiscal Year Annual Research Report
ＩＰを用いたタイルベースＮｏＣのシステムの構成と設計技術に関する研究
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23500069
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| Research Institution | Waseda University |
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Principal Investigator |
渡邊 孝博 早稲田大学, 理工学術院, 教授 (70230969)
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| Keywords | NoC / SoC / PCB / アーキテクチャ / ルーティング / キャッシュ / 低消費電力 / バス配線 |
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| Research Abstract |
今年度はこれまでの成果の改良作業と、新課題に対する研究を行った。また最終年度のまとめを行った。研究開発項目は大別して(1) NoC(Network on Chip)のアーキテクチャとルーティング、(3)PCBバス配線の自動化アルゴリズム、(3)低電力キャッシュのアーキテクチャである。 以下では各項目ごとに実績を述べる。
(1)では、物理サイズや信号遅延、消費電力などの点で最適な3次元NoCのアーキテクチャを研究した。3次元ICのTSV(Through-Silicon Via)はそのTSVサイズが大きいために、過剰に用いるとNoCサイズも大きくなる。そこでTSVの適切な個数と配置を求め、レイテンシや消費電力の点で最適なルーティング手法を提案した。また、コスト関数を導入してネットワークのトラフィック混雑を回避するルーティング、リンク故障を回避する耐故障ルーティングを提案した。(2)では、システムの上位レベル実装問題として、PCBバス配線とflip-chipパッケージのI/O接続を研究した。PCBバス配線では等長配線が求められるが、バスの端子位置が不規則な場合には等長経路探索は難しい。そこで、仮想端子を設定して配線長を調整する手法を開発した。さらに配線障害物がある場合や複数層の配線層が利用できる場合などの等長配線手法を提案した。Flip-chipのI/O接続問題では、I/O-padとbump-ball間を電気的に接続するRDL(Re-distributed layer)という特別な配線層での配線経路割当手法が既に提案されている。これの改良として、総配線長を短縮するアルゴリズムを開発し、斜め配線手法を導入してさらなる配線長短縮を実現した。(3)ではプロセッサのL1キャッシュのアーキテクチャについて、構成パラメータの最適化をう低電力機構を提案した。また分岐ミス発生によって生じるオーバヘッドを削減する機構を提案した。
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