2011 Fiscal Year Research-status Report
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23560391
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| Research Institution | Kanazawa University |
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Principal Investigator |
中山 和也 金沢大学, 保健学系, 准教授 (80242543)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | 不揮発メモリ / 抵抗変化 / シミュレーション / Verilog-A / 低電力 |
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| Research Abstract |
本年度は、抵抗変化素子モデルの開発と周辺回路としてセンスアンプの開発をおこなった。抵抗変化素子の電圧電流特性はkawabataらのCoOxを用いたRRAMのデータ（Kawabata et al., International Memory Workshop IMW2010, p.60, 2010）を用いた。発表されたメモリセルは、書き込み消去パルスが2.2V, 50ns（セットパルス）と-1.4V,50ns（リセットパルス）と低電圧かつ高速書き込みが可能であり、書き込みに必要な電流も100uAと低い。しかし素子に流れる電流は電圧だけに依存しておらず、電圧パルスを印加している間に変化している。そのため以前作成した相変化メモリで使用したカルコゲナイド半導体のモデルをもとにモデル化した。作成したモデルの概要を以下に示す。試料は4状態（高抵抗状態、高抵抗から低抵抗に遷移している過渡的な状態、低抵抗状態、低抵抗から高抵抗へ遷移している過渡的な状態）をとるとした。また遷移には閾値電圧が必要であり、（読みだし電圧などの）閾値電圧以下での振る舞いとそれ以上での振る舞いとは別になるようにした。素子に閾値電圧が印加されると遷移中を示す過渡的な状態に移行し、パルス印加時間に応じて抵抗値が変化する。また、パルス印加時間がある一定時間をこえると素子は完全に遷移するモデルとした。また個々のセルには固有の番号をつけることができ、この4状態が変化するとシミュレーション中に出力されるログに記録が残るようにした。このログを監視すれば、シミュレーション中に書き込みたいセル以外のセルが誤書き込み（ディスターブ）をおこしていないか確認できる。全てのノードの電位を観察する必要がないため、設計効率が非常に向上した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
複雑な抵抗変化素子をモデル化し、Verilog-Aを用いて動作を記述することができた。作成したモデルは、パルス印加中におきる抵抗値の変化が再現できるだけでなく、個々のセルに番号をつけることができ、また（抵抗変化など）状態遷移が発生した時にログに、セル番号と発生した状態遷移の種類を出力するようにした。これらの機能を利用することで、計算に時間がかかる大きな回路のシミュレーションでも、シミュレーションの終了を待つことなく、シミュレーション中にセルの誤書き込みなどが確認できる。そのためセルアレイのシミュレーション（および設計）の効率が格段に向上した。また、一部の周辺回路の設計シミュレーションも実施することができた。
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| Strategy for Future Research Activity |
作成したVerilog-Aモデルの詳細な動作検証をおこない、提案セルの設計、動作の安定性を検証する予定である。また、別プロジェクトにて周辺回路の一つである、読み出し用センスアンプを設計、試作できたので、本センスアンプの特性を測定する予定である。この特性をもとに、読み出し回路の改良、書き込み回路についての回路構成などを検討したい。
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| Expenditure Plans for the Next FY Research Funding |
シミュレーション用計算機の性能向上、試作した回路の測定用回路、治具の作成に研究費を充てる予定である。なお当初の計画では、波形発生装置を次年度に購入予定だったが、簡単な発生装置を前倒しで作成できたため、次々年度の波形観測装置の購入も検討している。
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