2012 Fiscal Year Research-status Report
大規模システムＬＳＩフロアプランベース設計基盤技術の研究
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23560417
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| Research Institution | Waseda University |
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Principal Investigator |
吉村 猛 早稲田大学, 理工学術院, 教授 (80367177)
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| Keywords | 高位合成 / フロアプラン |
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| Research Abstract |
高位レベル最適化とフロアプランアルゴリズムの融合を目指し、高位レベル最適化とフロアプラン両面から研究開発を進めた。
システムLSIでは演算器の性能と消費電力はトレードオフの関係にある。そこで、高位レベル設計の最適化では、指定された性能のもとで、各演算器の電圧(遅延時間)を最適に選択することで、消費電力を最小化するスケジューリング(MVS)問題の検討を行った。まず、この問題を(1)演算のデータ依存関係を考慮した遅延割当問題と(2)スケジューリング問題に分割した。そして、(1)を(区分)線形計画問題として定式化し、木の初等変換に基づく効率的な解法を提案した。(2)スケジューリング問題については、(1)で決定したデータ依存関係の条件に基づくアルゴリズム提案した。計算機実験の結果、すべてのベンチマークデータに対して、最適解を1秒以下で得ることができた。高位合成関係では、この他、演算器の閾値電圧を最適化することで、消費電力を最小化する手法も提案し、既存手法を凌駕する結果を得た。
フロアプランについては、ヘテロジーニアスFPGAに対する新たな機能ブロックの配置手法を提案した。一般のフロアプランでは、指定された領域内へのブロックの収容と、ブロック間の配線長の最小化が問題となる。ところが、ヘテロジニアスFPGAの場合、CLB、演算器などのリソースがあらかじめ設置された領域にブロックの配置を行うため、制約が厳しく、従来のフロアプラン手法を適用することは困難であった。そこで、本研究では、まず、配線長の最小化を最優先してブロックの配置を行い、領域内へのブロックの収容は後処理で最小コストフローに基づいて行う2段階のアルゴリズムを提案した。計算機実験では、9個の標準ベンチマークデータに対して、既存手法との比較を行ない、配線長が平均で約52%削減されることを確認した。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
高位レベル合成とフロアプランの双方について、既存手法を凌駕する結果を出すことができた。まず、高位レベル合成では、演算のスケジューリングの低消費電力化問題に取り組み、各演算器の電源電圧を最適化することによる方法と、閾値電圧を最適化することによる方法の二つを提案した。このうち、電源電圧を最適化では、区分線形関数を目的関数とするネットワーク単体法を用いた電圧(遅延時間)割り当てと、スケジューリングを組み合わせた手法を提案した。計算機実験では、使用したすべてのベンチマークデータに対して、最適解を１秒以下で求めることができた。この手法は、従来の発見的な手法ではなく、まず遅延の割り当てに関して、ネットワーク単体法で最適解を求め、さらに、スケジューリング手法と乱数を用いたiterative local search手法を組み合わせることで、全ての例題に対して、最適解を得ている。従って、解の品質については目標を達しており、残された課題は、さらなる高速化と、機能の拡張となる。なお、本研究内容は電子情報通信学会VLD研究会から表彰された。また、閾値電圧を最適化する手法でも、グラフのカットセットと動的計画法を用いた方法を提案し、計算機実験で従来手法を大幅に凌駕する結果を得ている。
フロアプランについては、ヘテロジーニアスFPGAに対する新たなブロックの配置手法を検討した。そして、まず、配線長の最小化を最優先してブロックの配置を行い、次に領域内へのブロックの収容を最小コストフローに基づいて行う2段階のアルゴリズムを提案した。計算機実験では、9個の標準ベンチマークデータに対して、既存手法との比較を行ない、配線長が平均で約52%削減されることを確認した。これは従来手法を大きく凌駕するものであるということができる。
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| Strategy for Future Research Activity |
高位レベル合成については、今年度、各演算器の電圧(遅延時間)の決定にネットワーク単体法を用いた。既に、全てのベンチマークデータに対して最適解を得ているので、今後は高速化と高機能化を行う。まず、高速化に関しては、現在の手法はグラフ上の木の基本カットセットを扱うため処理がやや複雑となり、処理速度の点で不利であるため、、この電圧(遅延)の割り当て問題を双対(区分)線形計画問題として定式化して解く手法を検討する。この場合、ネットワーク単体法ではグラフ上の木の基本ループを扱うため、処理がより単純となり、また、縮退の対応容易になることから、さらなる高速化を目指す。また、高機能化に関しては、演算器のリソース数を、現在、目的関数として処理しているが、実用的には制約条件とするのが望ましいため、問題の定式化の変更についても検討を行う。基本的には、これまで同様、(厳密)最適化手法と発見的手法を組み合わせた手法の検討を行う。さらに、閾値電圧を最適化することで低消費電力化を行う手法については、iterative local searchに基づく解の改良を行う。
フロアプランに関しては、今年度は2次元特定用途ネットワークオンチップ(APNoC)設計手法を開発したが、TSV割当などを考慮することにより3次元特定用途ネットワークオンチップ(3D-APNoC)設計手法への拡張を行う。また、FPGAのためのフロアプランでは部分動的再構成FPGAのブロック配置手法に取り組む。これはあらかじめ設計しておいたいくつかの"設計"(configuration)を動的に切り替えることで実現されるが、この各"設計"を立体的にとらえ、3次元フロアプラン手法を応用して解く手法を検討する。
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| Expenditure Plans for the Next FY Research Funding |
設備：最終年度として、これまで開発した設計自動化システムの評価と改良に重点を置く。本研究で開発するシステム、特にフロアプランが対象とする物理レベルを含む設計では、アルゴリズムが複雑で、扱うデータも膨大となる。そのため、高性能PCおよび大容量ハードディスクの導入を計画する。
旅費：最先端技術の調査のため東京の企業を訪問して実用的見地からの意見を求めるほか，大学を訪問し、学会レベルでの技術的な情報交換を行う。また、成果発表は国内開催の国際会議、国内研究会への参加を行う。
その他：研究成果をまとめ、学術論文誌への掲載のため別刷り代を予定する。
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