2011 Fiscal Year Research-status Report
時空間軸上のランダムばらつきをフィールド上で削減するＳＲＡＭ端子電位制御の研究
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23560424
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| Research Institution | Fukuoka Institute of Technology |
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Principal Investigator |
山内 寛行 福岡工業大学, 情報工学部, 教授 (70425239)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | ランダムばらつき / ランダムテレグラフノイズ / ＳＲＡＭ / Vddのスケーリング / σVtの自己収束 / σVtを擬似的に検出 / インポータンスサンプリング / VLSI設計手法 |
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| Research Abstract |
本研究の全体の目的は、製造後、時・空間軸上で繰り返し発散する閾値電圧Vtの動的なばらつき量σVtを擬似的に検出する手法、再び収束させる事を前提にした新たなVLSI設計手法を考案することであり、H23年度はそのために以下の研究を進めた。１、コンセプト設計：(1)RTN-Vtｼﾌﾄ検知-- RTNに因るVtｼﾌﾄの有無でPass/Failが切り換わる境界条件（ΔOffset_Bias,ΔVddのUp/Down）の解析 (2)Pass/Failを検知するﾚﾌﾟﾘｶ回路の感度解析、メカニズム解析のまとめ (3)Vt収束操作--Offset_Bias手段を活用して、ゲート直下にトラップされたRTN電荷を引き抜くことでσVt発散を再収束させる手段・Bias条件の感度解析、メカニズム解析のまとめ２、RTNがσVtで支配的になる時代のSRAM設計・解析手法のConcept確立を目指し、具体的に実施した内容： (1)RTNを含んだσVt分布(Log-normal分布等)とSRAM不良確率のVdd,Offset_Bias感度解析 (2)RTNによるVt変調振幅を境界条件にして誤動作をするレプリカ回路Concept設計 (3)レプリカ回路の誤動作頻度に応じてMargin Assist用ΔOffset_BiasとΔVddを適用的に自動チューニングするConcept設計とOffset_Biasを対象セルに選択的に印加する手法 (4)RTNの原因であるGate直下のトラップ電荷を選択的に引抜く手法、印加Bias制御のConcept設計 →レプリカ回路の誤動作頻度で制御 (5)３次元積層電源によるVt収束手段の設計とリーク電流リサイクルのConcept設計 (6)印加BiasとRTN電荷引き抜き確率の定量化を行なうためにモデル化
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
RTNがσVtで支配的になる時代のSRAM設計・解析手法のConcept確立を目指し、具体的に以下の内容が実施できたため。(1)RTNを含んだσVt分布(Log-normal分布等)とSRAM不良確率のVdd,Offset_Bias感度解 析 (2)RTNによるVt変調振幅を境界条件にして誤動作をするレプリカ回路Concept設計 (3)レプリカ回路の誤動作頻度に応じてMargin Assist用ΔOffset_BiasとΔVddを適用 的に自動チューニングするConcept設計とOffset_Biasを対象セルに選択的に印加する手法の考案 (4)RTNの原因であるGate直下のトラップ電荷を選択的に引抜く手法、印加Bias制御のConcept設計 →レプリカ回路の誤動作頻度で制御 (5)３次元積層電源によるVt収束手段の設計とリーク電流リサイクルのConcept設計 (6)印加BiasとRTN電荷引き抜き確率の定量化を行なうためにモデル化
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| Strategy for Future Research Activity |
H24年度の計画は、H23年度で得られたコンセプト設計、モデリングに基づき、設計・解析パラメータの定量化を実施することである(1)必要なσVt削減量に基づき等価なΔVdd量とΔOffset_Bias量の定量化 (2)レプリカ回路・Bias条件可変チューニング幅、手段決定 (3)必要なΔVdd量とΔOffset_BiasのSimulation結果に基づき可変チューニング幅の決定 選択的Offset_Bias印加回路設計完 (4)レプリカ回路の誤動作頻度とBias条件（時間・電圧）の関係を導出し、調整可能な範囲も含めて回路設計完了。 (5)積層チップ間のBias印加回路、電源パス設計回路設計完了。積層電源電位・ノイズ測定 (6)メモリセルの6σ特性を予測するレプリカBias設計。→ 可変チューニング幅設計で対応<平成24年度の研究実施項目と具体的内容>(1)H23年度のClosing Review結果に基づき最新のMOSFET特性、RTN?を含むσVt値を更新し再実験。此処までに導き出された結論との比較検証を実施。その検証結果に基づき、必要なσVt削減値の決定。削減のための製造後 Vt収束用印加Biasの電極選定と印加Bias・時間値の決定。(2)実効的なσVt_limit値向上のためのMargin Assist Offset_Bias制御電極とBias値の決定。(3)３次元実装後にVt収束とVdd制御を可能にするための電源システムと"Margin Assist" のためのBias印加電源システムの整合性、最適化を可能とする協調アーキテクチャ設計。積層電源の電位変動、ノイズの実測結果とモデルパラメータフィッテイング。(4)H24年度のClosing ReviewとH25年度のConcept ReviewをH25年4月に実施する。
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| Expenditure Plans for the Next FY Research Funding |
平成２３年度の未使用額は、当初の研究費使用見込額と実際の執行額に差があったため生じたものであるが、研究は順調に進んでいる未使用額も含め、平成２４年度は下記の研究費使用を計画している.(1) 現有ワークステーション(WS)の改良費 本研究では、計画期間内に設計を終了するには最低5～6人の同時アクセスが必要であるが、現有のワークステーションの１台が故障したため、交換改良費が発生する。 (2) 研究代表者の国内・海外出張旅費： 当研究成果を発表すると同時に議論を通じた関連収集情報の精錬活動を行なうための学会への出張交通費(IEEE VLSI Symposium, IEEE IEDM, IEEE ISSCC)は本研究の実施に不可欠な予算である。タイムリーな調査活動はConcept/Closing Reviewの審査段階で求められる最新の他研究との差を明確に把握して明示していく上で必須であり、研究を計画通りに進める上で極めて重要な活動である。 計上した海外出張費は、それぞれ、1回の海外出張の航空券代とホテル代の格安運賃代金と規則で定められた日当代である。 Concept DRとClosing DR前には研究代表者がレビュアーとの事前打ち合わせのために東京と大阪に出張する。それぞれの航空券代を計上している。(3) 学生のアルバイト代金。 統計解析プログラム作成の補助、設計シミュレーション解析の補助、レイアウト作業の補助、データ整理作業の補助は、大学院の5人の学生にお願いするが、大学内で規定された時給800円をベースに以下の総時間の予算を計上している。 H24年度は計390時間 (3～5人の合計時間)
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Research Products
(5 results)
