2011 Fiscal Year Research-status Report
超高速通信システムに対応したロバスト同期回路の研究
| Project/Area Number |
23560462
|
|---|
| Research Institution | The University of Shiga Prefecture |
|---|
Principal Investigator |
岸根 桂路 滋賀県立大学, 工学部, 准教授 (20512776)
|
|---|
| Project Period (FY) |
2011-04-28 – 2014-03-31
|
| Keywords | 同期回路 / 微細デバイス / LSI / 光フロントエンド / 超高速 / アナログ回路 / メタスタビリティ / フリップフロップ |
|---|
| Research Abstract |
超高速光通信システムの信号処理装置への、極微細化されたデバイスLSI の適用が進んでいる。信号処理システムの安定動作を決定付ける送受信機能において、ロバストな受信同期動作が不可欠である。このロバストな同期回路実現にむけ、デバイスの微細化が回路動作特性へ与える影響を検証した。デバイスの微細化により、素子や配線の配置等、物理レイアウトに依存する寄生容量、抵抗、インダクタンスの影響が増大し、理想状態を想定したシミュレーション結果と実動作特性の乖離が大きくなる。23年度はアンプ回路、VCO回路、識別回路等、同期回路の構成要素として重要な回路にフォーカスし、 180nmデバイスによるアナログ回路の評価結果を踏まえ、65nmトラジスタデザインキット・モデルパラメータを基にした基本回路の動作特性の検証を実施した。 65nmデバイスにより構成される回路において、(1)理想状態と物理レイウアトによる寄生項を考慮したシミュレーションと(2)回路の実測を実施し、動作特性を調べた。 シミュレーションにより、物理レイアウトを考慮した回路の動作速度減少は理想状態に対して1/2程度であり、回路全体の動作速度限界が各回路に適用しているCML回路の動作速度限界に起因していることが判明した。さらに理想状態の回路ネットリストに寄生容量、抵抗の集中定数モデルを適用することにより、物理レイアウトによる寄生項を考慮したシミュレーションとほぼ同様の結果を得られることが明らかとなっている。さらに65nmプロセスにより試作した実LSIを評価・検証を実施した。物理レイアウトによる寄生項を考慮したシミュレーション結果に対し、 実LSI動作の速度は0。9倍程度にとどまることが実測により確認された。
|
| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
180nmデバイスを用いたTIA(Transimpedance Amplifier)、 ドライバ回路における動作特性を踏まえ、65nmトラジスタデザインキット・モデルパラメータに基づく回路・レイアウト設計を実施し、動作特性の検証を行った。(1)抵抗負荷構成のVCO（Voltage Control Oscillator）に関し、理想状態で15GHzの発振周波数が、物理レイアウトを考慮したシミュレーションで9GHzまで速度劣化した。さらに実測では、8GHzの発振周波数が上限であることを確認することができた。(2)またPMOS負荷構成のVCO（Voltage Control oscillator）では、理想状態で10GHzの発振周波数が、物理レイアウトを考慮したシミュレーションで8GHzの発振周波数となっている。 さらに実測では、6GHzの発振周波数にとどまっている。これらより、(1)のほうが高速動作特性にすぐれ、集積性の観点からは(2)のほうがすぐれていることが明らかとなった。 (3)アンプ回路に関し、理想状態では20GHz程度まで動作可能であるが、 物理レイアウトを考慮したシミュレーションで15GHz、さらに実測では12。5GHzが上限であることが明らかとなった。 (3)フリップフロップ回路に関し、物理レイアウトを考慮したシミュレーションでは12。5Gb/s動作が可能であるが、実測値は10Gb/s程度の動作速度にとどまり、それ以上の速度では急激にジッタが増加することが観測されたている。これら微細デバイス適用した基本回路の動作特性検証を、理論・実測の両面から実施することができた。
|
| Strategy for Future Research Activity |
ロバストな同期回路を実現するために、PLL（Phase locked Loop）・CDR(Clock and Data Recovery)回路のメタスタビリティ状態の詳細な検証を実施する。処理信号速度が高速になるほど、入力信号の振幅減少、波形歪が大きくなり、フリップフロップ回路のセットアップ・ホールドタイム確保が困難となり、メタスタビリティ状態の発生確率が大きくなることが予測される。したがって、入力信号特性を考慮したメタスタビリティ状態特性評価が必要となる。 入力信号の振幅や立上り・立下り時間を変化させたときのフリップフロップ回路動作特性をシミュレーションで検証し、メタスタビリティ状態発生確率を明らかにする。さらに、識別回路のメタスタビリティ状態がサイクルスリップを引き起こし、同期動作に与える影響を計算機シミュレーションで検証し、メタスタビリティ状態とサイクルスリップ現象の相関を明らかにするとともに、メタスタビリティ状態のモデルを具体化する。また、PLL、 CDRのフィードバック回路のフィルタの次数、帯域、ループ利得等のループパラメータがサイクルスリップ現象に与える影響を見積もることにより、デバイスパラメータ依存項と回路設計に依存する項を分離し、65nm-実CDR回路、PLL回路の評価・検証を実施する。また、電源電圧、フィルタ定数の影響を検証と微細化の影響を明確にする。
|
| Expenditure Plans for the Next FY Research Funding |
1.設備備品費：理論・シミュレーション検討で得た結果の検証を実施するために、65nmト ラジスタデザインキット・モデルパラメータを基にした同期回路LSI装置の開発する(Fujitsu65nm-eshuttle:220万円)。さらに、より精密な測定を実施するために、本学が有する評価用電源システムに超高精 度電源モジュールを組み込む（アジレント超高精度電源モジュール：60万円）。また、評価を実施するために超高周波プローブが必要となる（Cascade 高周波プロー ブ:80万円）。2.国内旅費：NTT厚木通信研究所において研究打合せを3回実施する（3万円×3回）。3.要素回路に関する評価結果と解析に関する論文投稿を行う（IEICE 8万円）。
|
