2013 Fiscal Year Annual Research Report
| Project/Area Number |
23560482
|
|---|
| Research Institution | Tokyo University of Agriculture and Technology |
|---|
Principal Investigator |
藤吉 邦洋 東京農工大学, 工学(系)研究科(研究院), 准教授 (80242569)
|
|---|
| Keywords | TSV / 解空間 / Simulated Annealing法 / Merged FT-squeeze |
|---|
| Research Abstract |
3次元集積回路のレイアウト設計において配線遅延を低減するため、TSVの位置を考慮して3次元フロアプランを探索する問題において、前年度に見出した解空間が優れている理由を解明すべく解空間の直径に注目し、これを調節できる手法を編み出し実験したところ、この調節手法を応用するとSimulated Annealing法（SA法）探索の効率を大幅に改善できることを発見した。そこで3月の国内学会にてこの手法を発表したところ、大いなる反響が得られた。この手法は従来使われてきたどんな解空間でもSA法の探索効率を改善可能であると予想できるだけでなく、SA法の探索が困難であることが知られていた、非許容解を含んだ解空間において「任意の許容解から任意の許容解へ到達できる」という到達可能性を強引に満たさせて探索効率を劇的に改善する可能性が期待できるので、今後、どこまで探索効率を改善できるか調べることを計画している。
また、矩形分割を利用した表現方法について、bit表現を利用した方法について応用方法を研究し、従来方法とは異なり細長いが面積が小さい矩形分割を容易に得られるという特異な性質を見出して国内学会にて発表した。
研究期間を通して解空間の効率的な探索に関する研究が想像以上に順調に進捗し、この方面に力を注いだため、本研究課題の最終目的の一つであった、市販レイアウトツールによって配線を行ない配線長の正確な評価を求める計画については、ツールを入れて走らせるのに必要である多大なマンパワーが不足してしまい、残念なことに達成出来なかった。解空間の改善研究の後、既に購入した高性能計算機にて実行したく計画している。
|
Research Products
(10 results)
