2011 Fiscal Year Research-status Report
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23650025
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| Research Institution | Toyota Technological Institute |
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Principal Investigator |
中川 徹 豊田工業大学, 工学部, 准教授 (70148352)
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| Project Period (FY) |
2011-04-28 – 2013-03-31
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| Keywords | NLG (Neural Logic Gate) / 連想型可逆演算回路 / SDNN/V シミュレータ / K-out-of-N設計規則 / Between-L-and-K-out-of-N / 連想型多入力論理回路 / 人工ニューロン / 制約充足集合 |
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| Research Abstract |
研究計画に従い，今年度は先ず，連想型可逆演算回路の基本ゲートとなる NLG (Neural Logic Gates) について，1)それを模擬する SDNN/V シミュレータを Linux 計算サーバに移植し，2) NLG の IP 化設計に用いる Impulse C CoDeveloper を Mac OS X の Windows 仮想マシン上に導入した．この結果，NLG の数学モデルを見直す為の道具が揃い，NLG 内部の整数計算を縮減できる研究環境が整った．ただし，当初計画では，計算サーバに内製の PC クラスタを用いることになっていたが，実装後 6年を経過する内に故障が頻発した為，年度途中で計画を変更し，上記の Linux サーバへ再移植した． 次いで，NLG 計算モデルの基礎となっていた K-out-of-N 設計規則を between-L-and-K-out-of-N 設計規則に変更し，NLG の内部状態 (整数多値) を縮減することで NLG を簡略化することができた．具体的には，3) SDNN/V シミュレータを用いて簡略化前と簡略化後の両 NLG 単体の連想 (可逆演算) 能力を比較・検証し，4)連想型多入力論理回路 (AND-ORや OR-AND回路) の動作確認と部品量の比較を簡略化前後間で行った．その結果，簡略化前よりも必要部品量 (人工ニューロン数) が半減する一方で，制約充足集合の閾値保持レジスタが 1個増えるだけであり，その時の連想性能も低下することなく，ほぼ同一であることが分かった． 以上の成果より，次年度に予定している小脳型制御器の実装とそれを用いたディペンダビリティ実験に一応のめどがついた．
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
初年度の科研費が申請よりも削減された後，IP の C 言語設計ツール (Impulse C CoDeveloper) をより安価に納入して頂けるよう Impulse 社の代理店に交渉し，なんとか交付金額内に収めてもらえることになった．が，事もあろうに同代理店が昨今の景気低迷で不渡りを出して倒産してしまった．そこで，同様の安い金額で納入してくれる別の業者を紹介してもらい，交渉の末，昨年 11月にようやく入手するに至った．その影響で，当初計画にあった 5) C 言語設計ツールで NLG 回路の IP 設計化と 6) VHDL シミュレータによる検証の 2つがずれ込んでしまい，その部分の研究が遅れている．
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| Strategy for Future Research Activity |
先ず，平成 24年度の遅れを取戻すべく，5)と 6)の C 言語設計ツールを使った IP 化を 簡略化前と後の 2つの NLG について行い，基本 IP の最適化を図る．続いて，最終年度に計画していた小脳の計算機構を基にしたセンサ・モータ・フュージョン機構の実装と評価を行う．具体的には，3相 2軸 DC ブラシレス・モータの回転制御実験を行い，センサやモータの各部が破損・故障しても全体のディペンダビリティが保たれていることを実験で証明する．その為，7)入出力端子間で双方向演算可能な連想形 12入力 6出力制御器の IP 設計を初年度で開発した簡略化 NLG を用いて行い，8)同制御器の動作検証を SDNN/V シミュレータと VHDL シミュレータの双方で行う．そして，9)次年度に購入する FPGA 開発パッケージを用いて小脳型制御器の FPGA 実装を行い，10)実センサ付モータ複数を同制御器に接続した状態で任意の故障付与実験を行う．最後に 11)提案機構のディペンダビリティを定量的に評価し，発表する．
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| Expenditure Plans for the Next FY Research Funding |
次年度に示した物品費である FPGA 開発パッケージ Vertex-5 は，既設の Spartan-3 AN では実装できない規模の回路を実装する為に購入するもので,次年度において本パッケージへ小脳型制御器を実装する． また，初年度の遅れで次年度使用となった経費の内，旅費は先駆的な IP 実装を行っている他の研究機関への調査と打合せに用いるとともに，今年度の成果 (中間報告) および次年度の成果 (最終成果) を国内外で発表する時に次年度分と合わせて使用する．一方の人件費も FPGA 実装に必要となる PC 環境の構築や IP 化等の補助作業を外部者に依頼する時に次年度分と合わせて使用する．
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