2011 Fiscal Year Research-status Report
データ圧縮技術の適用による超並列プロセッサの低消費電力化と高性能化
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23700052
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
金子 晴彦 東京工業大学, 情報理工学(系)研究科, 講師 (70392868)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | データ圧縮 / キャッシュメモリ / 並列復号 / 並列プロセッサ |
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| Research Abstract |
本研究では，GPGPUなどの並列プロセッサのキャッシュメモリに対してデータ圧縮技術を適用することにより，低消費電力化と高性能化を図る手法を構築している．初年度である平成23年度は，研究実施計画に記載したとおり，キャッシュメモリ上のデータ収集と解析，並列データ圧縮／伸長アルゴリズムの構築，キャッシュメモリアーキテクチャの検討を行った．GPGPUのL2キャッシュ上のデータを収集するため，GPGPUシミュレータ(GPGPU-Sim)を修正してキャッシュメモリのダンプを行った．取得したデータの解析を行った結果，データ圧縮に有効なパターンとして，整数型(4バイト)や倍精度浮動小数点型(8バイト)のデータの反復が多く存在することを確認した．上記のデータ解析に基づき，圧縮／伸長アルゴリズムを構築した．キャッシュメモリからの読み出し遅延は，プロセッサの性能劣化に直結することから，伸長遅延をできるだけ小さくする（おおよそ10クロック以下）とういう制約のもと，従来よりも高い圧縮率を有する圧縮／伸長アルゴリズムを構築した．具体的には，長さNバイトのキャッシュラインデータUを，ベースパターンp(長さM=1,4,8,16バイト)をN/M回の反復したパターンP=(pp..p)と，差分パターンD=U-Pに分解して符号化する手法を提案した．ベンチマークプログラムを実行して圧縮率を評価した結果，提案手法は従来手法と比較して平均で2%程度，最大で5%程度データ量を削減できることが明らかになった．キャッシュメモリアーキテクチャに関して，可変長のデータを効率的にキャッシュライン上に配置する手法について基礎的な検討を行った．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
平成23年度の研究計画で予定していた，キャッシュメモリ上のデータ収集と解析，圧縮／伸長アルゴリズムの構築に関しては，当初の計画どおりすべて実施できた．また，メモリアーキテクチャの検討については，基礎的な検討が終了し，当初の計画をほぼ達成できた．
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| Strategy for Future Research Activity |
平成24年度は，以下の項目について重点的に研究を行う．(1)圧縮／伸長回路の論理設計： 圧縮回路については，スループットと回路量のバランスを考慮した設計とする．圧縮回路の遅延はバッファを設けることにより隠蔽する．伸長回路については，遅延を10クロック程度以下，クロックあたりのゲート段数が数10段程度となるようにし．低遅延な復号を可能とするよう検討を行う．(2)キャッシュメモリアーキテクチャの検討： 圧縮された可変長データを効率的に保持てきるキャッシュメモリアーキテクチャを検討する．読み出し遅延ができるだけ小さくなる構成とする．また，書き込み(キャッシュラインの一部更新)を効率的に処理するアルゴリズムを検討する．
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| Expenditure Plans for the Next FY Research Funding |
次年度使用額が0円でない理由： 当初の研究計画では，平成23年度に実験用並列プロセッサ(HDL)(1500千円)を制作する予定であったが，交付額がこの価格を下回ったことによりHDL制作を見送ったため．翌年度以降の使用計画： 翌年度以降，GPGPUシミュレータ(C言語で記述)に提案手法を組み込み，実験と評価を行う．このためのRA経費として使用する．また，情報収集・成果発表のための，旅費及び学会参加費として使用する．
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