2012 Fiscal Year Research-status Report
データ圧縮技術の適用による超並列プロセッサの低消費電力化と高性能化
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23700052
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| Research Institution | Tokyo Institute of Technology |
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Principal Investigator |
金子 晴彦 東京工業大学, 情報理工学(系)研究科, 講師 (70392868)
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| Keywords | データ圧縮 / キャッシュメモリ / 復号遅延 / GPU |
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| Research Abstract |
圧縮／伸張アルゴリズムの構築に関して，次の２つの手法を組み合わせることにより圧縮率の向上を図った．(1)Zero-base coding(ZBC): スパースな情報語について，これを非零の要素の位置Lとその値Vの組み(L,V)として符号化する．(2)Periodic-pattern coding(PPC): 周期性を有する情報語について，これをベースパターン(B)，ベースパターンと異なる位置(L)及びその値(V)の組み(B,L,V)として符号化する．
上記のZBC及びPPCを組み合わせた符号化法の圧縮率を，GPGPUシミュレータを用いて詳細に評価した．従来の可逆圧縮法である LZSS, C-Pack, X-MatchPro, FPC, BΔI符号化と圧縮率を比較した結果，多くのベンチマークにおいて提案手法はこれら従来の圧縮法よりも優れた圧縮率を有することを明らかにした．
提案手法をハードウェアとして実装するため，符号化及び復号回路をHDLにより設計した．特に復号回路の遅延を小さくするため，符号語の構造の修正やパイプライン処理の各ステップにおけるゲート段数の調整，等を行った．その結果，キャッシュラインサイズが32バイトの場合，復号回路は4段パイプラインで構成でき，この時のクロック周波数はFPGAで200MHz程度，ASICで1.3GHz程度となることが推定された．
24年度末において，キャッシュメモリアーキテクチャとして，キャッシュラインを2レベルに分割することにより，低遅延なアクセスと記憶領域の効率的な使用を両立する手法を構築している段階である．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
圧縮率について当初の計画通りの値が得られている．復号遅延に関しても従来と比較して十分低い値が得られており，当初の計画通りである．
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| Strategy for Future Research Activity |
キャッシュメモリ内に可変長圧縮データを記憶するためのメモリ構成について検討を行い，メモリの読み出し遅延の推定，等の基礎的な性能評価を行う．また，研究成果を論文及び成果報告書として取りまとめる．
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| Expenditure Plans for the Next FY Research Funding |
交付内定額との関係より，HDLによる復号回路の設計を，外部への作業委託から研究代表者によるインハウス作業に変更したため，平成23年度から持ち越している研究費が存在する．平成25年度の研究費は主に，キャッシュメモリの性能評価シミュレーション，学会発表，論文投稿料に使用する．
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