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2011 Fiscal Year Research-status Report

クリティカルエリアサンプリングによるSoCの欠陥レベル削減に関する研究

Research Project

Project/Area Number 23700062
Research InstitutionTokyo Metropolitan University

Principal Investigator

新井 雅之  首都大学東京, システムデザイン研究科, 助教 (10336521)

Project Period (FY) 2011-04-28 – 2014-03-31
KeywordsSoC欠陥レベル削減 / SoC高信頼設計 / ディペンダブルプロセッサ
Research Abstract

欠陥レベルを高精度に見積もるための一手法として,レイアウトデータに基づいて,与えられたテストパターンセットに対する故障カバレージをより高精度に見積もる手法について検討した.本年は,6個の2入力NANDゲートから構成されるISCAS'85 c17ベンチマーク回路,および複合ゲートを含む196個の論理ゲートから構成されるISCAS'85 c432ベンチマーク回路のレイアウトデータを用いて評価を行った.故障モデルとして,AND型/OR型ブリッジ故障モデル,IDDQ型ブリッジ故障モデル,0/1縮退型オープン故障モデル,IDDQ型オープン故障モデルを想定し,各モデルに対応する故障シミュレータを作成した.最大16個のランダムパターンから構成されるテストパターンセットによる評価を行い,レイアウトを考慮しない縮退故障カバレージ,レイアウトを考慮しないブリッジ/オープン故障カバレージと,提案法に基づく故障カバレージを比較した.実験結果から,提案手法によって,より少ないテストパターン数で高品質なテストを行い,欠陥レベルを削減できる可能性が示された.また,欠陥レベルを削減する別の手法として,3重冗長構成に基づく手法についても検討した.提案手法では,パイプラインプロセッサの各ステージを3重化し,多数決により誤りをマスクする.各ステージに配置される多数決器の数は0~3の範囲で任意に決定することが可能である.本年は,多数決器の配置が与えられた場合に,良品1チップあたりの期待面積および欠陥レベルを算出する手法について検討し,OpenSPARCプロセッサのステージ面積のデータに基づいて評価実験を行った.さらに,冗長構成に基づく高信頼化手法の実使用環境への応用として,高電磁環境下における耐過渡故障プロセッサの構成についても検討を進めた.

Current Status of Research Progress
Current Status of Research Progress

2: Research has progressed on the whole more than it was originally planned.

Reason

当初計画では,平成23年度の課題は,小規模なベンチマーク回路に対する実験に基づいて,対象信号線対の絞り込みおよび大規模回路向け欠陥レベル予測システムを構築することとなっていた.本年の研究実績として,小規模なベンチマーク回路に対する実験から,レイアウトデータに基づいてあらかじめ対象信号線対を商用ツールを用いて抽出する手法が有効であることが明らかとなり,絞り込み手法については予定通り取り組むことができた.一方,大規模回路向けシステムに関しては,対象故障モデルによって,見積精度および計算量が大幅に異なるとの知見が得られた.また,計算の並列性から,当初予定していたマルチコアクラスタによる計算ではなく,GPGPUを用いた計算システムもまた有効であることが示された.現在,故障モデルおよび計算システムについて検討を進めており,この点についても,やや遅れはあるものの概ね順調に進行している.さらに,本年は,欠陥レベルの見積だけではなく,冗長構成による欠陥レベル削減法およびフィールド高信頼化手法についても取り組んだ.

Strategy for Future Research Activity

今年度の実験を通して得られた知見に基づいて,大規模回路における欠陥レベル予測システムを構築する.まず,高精度かつ低計算量となる故障モデルおよびカバレージ算出法について検討を行う.現在,ブリッジ故障による複数の振る舞いを確率的に統合した確率的ブリッジ故障モデルについて検討を進めている.本モデルに対する故障シミュレータを作成し,有効性を確認する.また,PCクラスタまたはGPGPUシステムによる欠陥レベル予測システムの設計,構築を行い,1Mゲート規模のベンチマーク回路に対するレイアウトデータを用いて評価を行う予定である.

Expenditure Plans for the Next FY Research Funding

収支状況報告書に記載の次年度使用額のうち一部は,平成23年度末に投稿した原著学術論文の英文添削料として既に執行済みである.平成24年度の研究費の使用計画としては,平成23年度の残額を充当し,欠陥レベル予測システムの構築を行う.また,レイアウトデータおよびテストパターン生成を行うために,商用CADツールのライセンスを購入する.さらに,国内学会発表3件程度,海外学会発表1件を行う予定であり,その旅費に充てる.また,平成23年度に投稿した学術論文の別刷りを購入する.

  • Research Products

    (7 results)

All 2012 2011

All Presentation (7 results)

  • [Presentation] パイプラインプロセッサ向けカスケードTMRにおける遺伝的アルゴリズムを用いた構成探索2012

    • Author(s)
      新井 雅之,井出 創,岩崎 一彦
    • Organizer
      組込み技術とネットワークに関するワークショップ
    • Place of Presentation
      ホテル松島大観荘,宮城県
    • Year and Date
      2012年3月3日
  • [Presentation] レイアウトを考慮した故障カバレージの高精度見積りに関する一考察2012

    • Author(s)
      新井 雅之,清水 貴弘,岩崎 一彦
    • Organizer
      電子情報通信学会ディペンダブルコンピューティング研究会
    • Place of Presentation
      機械振興会館,東京都
    • Year and Date
      2012年2月13日
  • [Presentation] Area Per Yield and Defect Level of Cascaded TMR for Pipelined Processors2011

    • Author(s)
      Masayuki Arai and Kazuhiko Iwasaki
    • Organizer
      International Test Conference
    • Place of Presentation
      Disneyland Hotel, Anaheim, CA, USA
    • Year and Date
      2011年9月21日
  • [Presentation] 過渡故障を対象とした高信頼化プロセッサの研究動向2011

    • Author(s)
      小山 善文,今井 健太,サイサナソンカム アロムハック,新井 雅之,福本 聡
    • Organizer
      2011年並列/分散/協調処理に関する『鹿児島』サマー・ワークショップ
    • Place of Presentation
      かごしま県民交流センター,鹿児島県
    • Year and Date
      2011年7月28日
  • [Presentation] パイプラインプロセッサ向けカスケードTMRの欠陥レベル評価に関する一考察2011

    • Author(s)
      新井 雅之,岩崎 一彦
    • Organizer
      電子情報通信学会ディペンダブルコンピューティング研究会
    • Place of Presentation
      首都大学東京秋葉原サテライトキャンパス,東京都
    • Year and Date
      2011年4月12日
  • [Presentation] Area Per Yield and Defect Level of Cascaded TMR for Pipelined Processors2011

    • Author(s)
      Masayuki Arai and Kazuhiko Iwasaki
    • Organizer
      17th IEEE Pacific Rim International Symposium on Dependable Computing
    • Place of Presentation
      Westin Pasadena, CA, USA
    • Year and Date
      2011年12月14日
  • [Presentation] Self-Calibration Using Functional BIST for Transient-Fault-Tolerant Sequential Circuits in Severe Electromagnetic Environment2011

    • Author(s)
      Masayuki Arai, Aromhack Saysanasongkham, Kenta Imai, Yoshifumi Koyama, and Satoshi Fukumoto
    • Organizer
      IEEE 12th International Workshop on RTL and High Level Testing
    • Place of Presentation
      MNIT, Jaipur, India
    • Year and Date
      2011年11月26日

URL: 

Published: 2013-07-10  

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