2012 Fiscal Year Research-status Report
クリティカルエリアサンプリングによるＳｏＣの欠陥レベル削減に関する研究
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23700062
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| Research Institution | Tokyo Metropolitan University |
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Principal Investigator |
新井 雅之 首都大学東京, システムデザイン研究科, 助教 (10336521)
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| Keywords | クリティカルエリアサンプリング / 欠陥レベル見積 / VLSIテスト / 重み付き故障カバレージ |
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| Research Abstract |
本年度は，前年度より引き続き，レイアウト情報に基づく信号線対および信号線の絞り込みについて検討を行った．また，欠陥レベルを低減可能なテストパターン生成法について，パターン並び替えに基づく手法を検討した．評価対象回路として，新たに4種類のISCAS'85ベンチマーク回路に対するレイアウトデータを作成し，計8種類の回路に対して評価を行った．
まず，評価対象の各回路について，与えられた欠陥粒径に対するクリティカルエリアの分布について調査した．実験結果から，比較的少数の欠陥粒径に対するクリティカルエリアの算出結果を用いて，実際のクリティカルエリア分布を近似可能であると考えられ，サンプリングによる計算の高速化への道筋が明らかとなった．
次に，故障モデルとして，AND型ブリッジ故障モデル，OR型ブリッジ故障モデル，0/1縮退型オープン故障モデルを適用し，ランダムパターンセットおよびATPGテストパターンセットを印加した場合の，各回路における重みなし故障カバレージおよび重み付き故障カバレージを算出した．さらに，greedyアルゴリズムに基づいてテストパターンを並べ替えることによって，より少ないテストパターン数で高い重み付き故障カバレージを達成するようなテストパターンセットを生成する手法について検討した．実験結果から，8個のベンチマーク回路に対して，本アルゴリズムを適用することによって重み付き故障カバレージ95%を達成するために必要なテストパターン数を50%以下に削減できることが示され．本手法の有効性が明らかとなった．
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は，45nmプロセスで作成された小～中規模のベンチマーク回路レイアウトに対して，クリティカルエリアサンプリング手法，およびテストパターン生成法の基礎技術の検討を行った．クリティカルエリアサンプリング手法については，実験結果から，オープン欠陥とブリッジ欠陥のクリティカルエリアの分布の違いが明らかとなった．また，プロセスルール（45nm)近傍の欠陥粒径と，非常に大きな欠陥粒径の2種類を考慮することで，実際の欠陥粒径分布を充分近似できるとの結果が得られた．これらの結果を踏まえ，大規模回路に向けたクリティカルエリアサンプリング手法を次年度開発することは充分可能であると考えられる．
また，テストパターンセット改善手法については，本年度はテストパターンセットの並べ替えについて検討した．縮退故障カバレージ100%として生成したパターンに対して，並べ替えのみで，重み付き故障カバレージ95%以上を達成するために必要なテストパターン数を50%削減できた．次年度は，n検出テスト法に基づいて生成した多数のテストパターンからの選択手法，および重み付き故障カバレージを考慮したATPGについて検討を進める．これにより，目標である欠陥レベル1桁削減が可能となると期待できる．
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| Strategy for Future Research Activity |
前年度までに得られた知見に基づいて，大規模回路に適用可能なクリティカルエリアサンプリング手法，欠陥レベル見積手法，テストパターン生成法についてまとめる．また，大規模回路に対するテストパターン生成を行うための高速計算環境を作成し，実験的評価を行う．
研究提案時には実チップによる評価を予定していたが，検討を進めた結果，対象となる故障個所が限定されることから，大規模回路における評価にはやや不適であることが明らかとなった．今後，大規模回路に対するレイアウトデータを作成し，コーナーケース解析およびモンテカルロシミュレーションに基づく評価を行う予定である．
クリティカルエリアサンプリングについては，ファンアウト数に基づいて対象信号線を絞り込む手法，および大小2通りの欠陥粒径に対する算出を基本方針とする．絞り込みを行わない場合との比較評価を行い，算出結果の有効性について示す．
高速計算環境については，前年度末に，Xeon Phi搭載マシンの販売が開始された．Xeon Phiは，マルチプロセッサ・マルチコアやGPGPUとは異なり，多数のx86コアをコプロセッサとして並列計算を行うものである．既存のコードからの移行が容易であり，また，多数の故障候補に対して同時にシミュレーションを行うという本研究の用途に適していると考えられる．本年度はXeon Phi搭載マシンを導入し，計算環境を構築して評価を行う予定である．
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| Expenditure Plans for the Next FY Research Funding |
高速計算環境を構築するために，Xeon Phi搭載マシンの購入費用として30万円程度を充てる．
学会発表として国際会議1件，国内研究会4件程度を予定しており，旅費として50万程度の支出を考えている．
その他，ソフトウェア，消耗品，参考書籍代として20万程度を予定している．
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