2011 Fiscal Year Research-status Report
超低消費電力設計における遅延テスト設計技術に関する研究
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23700065
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| Research Institution | Waseda University |
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Principal Investigator |
史 又華 早稲田大学, 理工学術院, 助教 (70409655)
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| Project Period (FY) |
2011-04-28 – 2014-03-31
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| Keywords | 遅延解析 |
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| Research Abstract |
情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路(大規模集積回路)の低消費電力化には、パワーゲーティング、多電圧、およびダイナミック電圧/周波数スケーリング（DVFS）など低消費電力化設計テクニックが提案されていましたが、電源ごとの遅延テストまたは電源間の遅延テストを行うために、スキャンテストが非常に複雑になる。もう一方、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。このため、超低消費電力LSI回路におけるオンラインテスト設計技術の確立が強く求められると考えられる。しかし、現存の超低消費電力LSI回路におけるテスト設計技術手法、特に遅延テスト技術に関する研究が極めて少なかった。以上により、本研究では、将来、安心かつエコな環境を実現させるための要素技術として、超低消費電力LSI回路における遅延テスト設計技術の開発を目的とする。今年度では、主に「超低消費電力多電圧LSI回路における遅延故障モデリング技術の確立」に関する研究を行ってきた。具体的には、(1)既存のプロセスライブラリを用いて、トランジスタレベルでシミュレーションを行い、多電圧回路における遅延と電圧の解析モデル化；(2)多電圧回路における遅延故障モデルの構築、及び(3)低電圧回路における動作時の遅延モニタリング技術などの研究を取り込んだ。提案手法は暗号回路に実装し、評価実験を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度は、主に「遅延モデリング化」の研究を行った。研究成果として、構築したモデルを用いて、回路動作時の遅延、温度変化および電源電圧変化により、遅延解析が可能となった。また、電圧変動により、ディレイ変動を検出・制御する技術の研究も行った。初期成果として、理論面から、80％以上の論理パス上発生した遅延エーラの検出ができていることを確認した。以上より、最初年度である本年度において、研究は当初の計画通り順調に進んでいる。
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| Strategy for Future Research Activity |
今後、本年度に得られた成果を基にして、「多電圧LSI回路におけるディレイ変動を検出・制御可能なLSI設計技術」を中心に研究を取り組む。最後に、実チップ上で提案手法の有効性・妥当性などを実証する。
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| Expenditure Plans for the Next FY Research Funding |
次年度、本研究の遂行のため、超低消費電力多電圧LSI回路の設計・解析・テスト・評価を行うにあたり高性能なワークステーションが必要とする。そのため、次年度計画のうち、「ワークステーション １台」を予算計上する。最先端の低消費電力設計技術、タイミング解析技術、テスト技術を調査及び研究成果を発表するための国内外旅費を計上している。また、多くのプログラム、データを保存するために、ポータブルHDD 、USBメモリなどの消耗品費も計上している。
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