2012 Fiscal Year Research-status Report
超低消費電力設計における遅延テスト設計技術に関する研究
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23700065
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| Research Institution | Waseda University |
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Principal Investigator |
史 又華 早稲田大学, 高等研究所, 准教授 (70409655)
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| Keywords | 遅延解析 / ディペンダブルコンピューティング / VLSI 設計技術とCAD |
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| Research Abstract |
情報通信機器が高性能化するにしたがい、消費電力の増大が大きな問題になりつつある。LSI回路(大規模集積回路)の低消費電力化には、パワーゲーティング、多電圧、およびダイナミック電圧/周波数スケーリング（DVFS）など低消費電力化設計テクニックが提案されたが、電源ごとの遅延テストまたは電源間の遅延テストを行うために、スキャンテストが非常に複雑になる。もう一方、低電圧の条件下ではCMOS回路の動作が不安定になり、LSIの製造ばらつきやノイズなどに影響され、動作マージン減少、誤動作などの障害が、現状と比較して極めて増大する。このため、超低消費電力LSI回路におけるオンラインテスト設計技術の確立が強く求められると考えられる。本研究では、将来、安心かつエコな環境を実現させるための要素技術として、超低消費電力LSI回路における遅延テスト設計技術の開発を目指す。
本年度には、前年度に得られた成果を基にして、「オンラインディレイ変動を検出・制御可能なLSI設計技術」を中心に研究を実施した。提案手法は、演算回路・制御回路において処理途中段階で回路が正しいタイミングで動作しているか否かを予測する技術を開発するものである。提案手法は様々な演算回路に実装し、評価実験を行った。既存技術に比較して、ほぼ2倍のクロック周波数で正常動作可能であることを確認した。本研究成果を用いれば、「環境変動(電圧・温度等）に対応し、その状況下で最大の性能をいつも発揮するロバスト超低消費電力チップ」が実現できることを考える。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本年度には、前年度に得られた成果を基にして、「オンラインディレイ変動を検出・制御可能なLSI設計技術」を中心に研究を実施した。研究成果としては、演算回路・制御回路において処理途中段階で回路が正しいタイミングで動作しているか否かを予測する技術を提案した。提案回路は32ビット乗算器中に実装し、VDD 1.8V、25度で2^16のランダムな入力ベクトルを使用しシミュレーションした。従来のワーストケースLSI設計と比べて、1) 最大動作周波数は83MHzから156MHzに上がり； 2)スループットが1.41Xに向上することができた。以上より、本研究は当初の計画通り進んでいる。
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| Strategy for Future Research Activity |
今後、いくつかの実チップ試作を通して提案設計技術全体を実証する。特に動作環境（電圧・温度）や処理要求の変化に対してチップの性能を評価する。
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| Expenditure Plans for the Next FY Research Funding |
次年度は、主に研究成果を発表するための国内・海外旅費を計上している。また、提案技術を実証のため、チップ試作料金も計上している。
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