2013 Fiscal Year Annual Research Report
超低消費電力設計における遅延テスト設計技術に関する研究
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23700065
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| Research Institution | Waseda University |
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Principal Investigator |
史 又華 早稲田大学, 高等研究所, 准教授 (70409655)
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| Keywords | 低消費電力化 / 遅延解析 / VLSI設計技術とCAD |
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| Research Abstract |
バッテリー式の無線ネットワーク機器では、消費エネルギーの削減を重視するため、供給電圧を下げる設計手法が広く用いられる。サブスレッショルド回路においては、しきい値下の電圧で制御することで大幅なエネルギー削減を達成できるが、性能の低下や環境変動による遅延ばらつきの問題が生じる。そこで、低電力化かつ高信頼化大規模集積回路（LSI回路）設計の要求が高まっている。
平成２５年度は、前年度に得られた成果を基にして、「サブスレッショルド回路における遅延・エネルギーの温度依存性」、「配線遅延予測による低電力化設計」、及び「ロジック回路遅延予測によるタイミングエラー検出可能なLSI設計技術」の３つのテーマについて研究開発を行い、優れた研究成果を得ることが出来た。
まず、スーパーパイプラインを用いて、16bit 非パイプライン乗算器と、5 段および 6 段のパイプライン乗算器を設計、論理合成し、回路シミュレーションでサブスレッショルド電圧における消費エネルギーの評価を行った。この結果からエネルギー最小点の最も低い乗算器を最適なパイプライン段数とした。また、乗算器の温度変動に対する遅延のばらつきと、温度のワーストケースにおける遅延を用いた。消費エネルギーのばらつきを測定し、スーパーパイプライン乗算器の温度依存性について考察した。
また、オンライン遅延予測による低消費電力化設計技術を提案した。更に、開発した技術を用いて、中規模機能モジュール (乗算回路、加算回路）を実チップ試作を通して提案設計技術全体を実証した。従来のワーストケース設計と比べて、1) 最大動作周波数は71.43MHzから100MHｚに上がり； 2)スループットが1.31Xに向上することができた。
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Research Products
(9 results)
