2011 Fiscal Year Research-status Report
フィジカルシンセシスを用いたビアプログラマブルデバイス設計プラットフォームの開発
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23700066
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| Research Institution | Meijo University |
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Principal Investigator |
吉川 雅弥 名城大学, 理工学部, 准教授 (50373098)
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| Project Period (FY) |
2011-04-28 – 2013-03-31
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| Keywords | ビアプログラマブルデバイス / ストラクチャードASIC |
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| Research Abstract |
本研究では，超少量多品種展開を可能とするビアプログラマブルデバイス（VPLD）のフィジカルシンセシスを用いた設計プラットフォームを開発する。また，2年間の研究期間では，これまで研究を進めてきたVPLDをベースとして，(1) フィジカルシンセシス向け論理最適化手法の検討，(2) VPLDの配線アーキテクチャを考慮したタイミング見積手法の検討，(3) フィジカルシンセシス評価用配置配線手法の検討，(4) VPLD用タイミングドリブン詳細配線手法の開発の4つの点について，研究を進める。平成23年度では，まず，(1)について対象とするVPLDでは，必要配線数が，論理素子使用率よりも配線成功率の観点から重要である。そのため，フィジカルシンセシスを用いた論理の最適化では，使用論理素子数と必要配線数の関係を考慮する必要がある。そこで，これらの関係を明らかにするために，様々なベンチマークデータを用いて配線成功率について評価実験を行った。次に(2)については，各ネットにおけるビアの数と配線のパターンによって，配線遅延を算出する計算モデルの検討を行った。これにより，VPLD特有の冗長な配線があるアーキテクチャにおいても簡易的遅延を見積もることが可能になった。そして，(3)については，論理エレメントの座標の微修正を自動で行うコンバーターを開発することで，オープンソースレイアウトツールを用いて自動配置を実現した。さらに，(4)については，配置同様に，専用のコンバーターを開発することで，FGRを用いることで，概略配線を実現した。また，詳細配線については，概略配線の結果をベースとして，配線アーキテクチャと配線混雑を考慮した配線ツールを新たに開発した。以上のように，平成23年度では，独自のVPLDの基本的な設計フローを確立するだけでなく，申請研究で重要ないくつかの基本要素技術についても研究を行った。
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| Current Status of Research Progress |
Current Status of Research Progress
3: Progress in research has been slightly delayed.
Reason
申請研究における4つのサブテーマに関して，「フィジカルシンセシス評価用配置配線手法の検討」及び「VPLD用タイミングドリブン詳細配線手法の開発」については，ほぼ当初の計画どおりとなった。しかし，「フィジカルシンセシス向け論理最適化手法の検討」と「VPLDの配線アーキテクチャを考慮したタイミング見積手法の検討」については，当初の計画よりもやや遅れている。前者に関して，当初の計画では平成23年度に，フィジカルシンセシスに必要な状態数最適化手法の開発と論理最適化手法の開発を行う予定であったが，これが完成していない。また，後者については，「冗長配線」と「最短経路」の全て組み合わせの配線パターンを試作を行う予定であったが，これが達成できていない。これらについて，当初計画外であったレイアウト検証が，設計プラットフォームを評価するためには必要になり，このレイアウト検証を行うための専用ツールを本年度に開発したため，当初計画に遅れが生じた。
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| Strategy for Future Research Activity |
平成23年度に実施予定であった配線遅延モデル作成のためのチップ試作を平成24年度に行う。そして，当初計画よりも遅れている内容について重点的に研究を進める。
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| Expenditure Plans for the Next FY Research Funding |
平成24年度ではチップ試作を行う。それに伴い，試作費用及び，試作チップの検証に必要な機器を購入する。また，研究内容について，論文投稿や国際会議での発表を行う。それに伴い，論文掲載料や国際会議の参加費及び交通費を支出する。
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