2012 Fiscal Year Annual Research Report
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23760017
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| Research Institution | Kyushu University |
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Principal Investigator |
王 冬 九州大学, 総合理工学研究科(研究院), 准教授 (10419616)
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| Keywords | 解析・評価 / 半導体物性 / 電子・電気材料 / 先端機能デバイス / ゲルマニウム（Ge） / 歪み印加 / MOSFET / 高移動度チャネル |
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| Research Abstract |
本研究は、Ge チャネルの潜在能力を引き出すために不可欠な移動度向上技術を構築することを目的とした。研究成果は以下の通りである。
1、H23年度：(1) Geチャネルへの歪み印加技術を確立するため、ストレッサの形成手法及びチャネルの歪み評価の研究を実施した。ラマン分光法で歪みのストレッサ幾何学形状及び熱処理依存性を調査した。フォトルミネセンス法で欠陥の生成、転移及び分布を解明した。(2) ゲート絶縁膜形成技術を開発した。大気暴露無しでGe表面を極薄のSiO2/GeO2の2層膜で保護する手法を確立し、SiO2/Si界面と同程度の低い界面準位密度が実現できた。pn接合ソース/ドレイン（S/D）を形成し、n-およびp-MOSFETを試作し、Siに比べて約２倍の移動度向上を達成した。
2、H24年度：(1) 一定温度深準位過渡分光法（DLTS）を確立し、GeO2/Geの正確な界面準位密度（Dit）を評価した。通常のDLTS測定では、キャリアがSiO2/GeO2構造中の欠陥（スロートラップ）に捕獲され、スロートラップから放出される際にDit信号に大きな影響を与える。この影響を削除するため、試料を一定温度に保ち、0 Vの蓄積パルス電圧を満たすパルス電圧をセットし、DLTS測定を行った。これにより正確なDitのエネルギー分布を求めた。(2) H23年度に実施した歪み評価から、500 ℃以下の低温でGe-MOSFETを作製することが必要との知見を基に、低温プロセス技術を開発した。Ge上にTiNとHfをそれぞれ堆積させることで、非常に低い電子障壁（0.09 eV）と正孔障壁（0.06 eV）のコンタクト技術を確立した。これらのコンタクトをS/Dに用いたn-およびp-MOSFETを試作し、トランジスタ動作を実証した。特に、p-MOSFETの場合、Siと比較して約4倍のチャネル移動度向上を達成した。
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[Presentation] Contact Formations for Schottky Source/Drain Ge-CMOS
Author(s)
Hiroshi Nakashima, Keisuke Yamamoto, and Dong Wang
Organizer
6th International Workshop on New Group IV Semiconductor Nanoelectronics and JSPS Core-to Core Program Joint Seminar, “Atomically Controlled Processsing for Ultralarge Scale Integration”
Place of Presentation
Tohoku University, Sendai, JAPAN
Invited
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