2011 Fiscal Year Research-status Report
アナログ高集積化回路による人工知能を搭載したＭＥＭＳマイクロロボットの開発
| Project/Area Number |
23760243
|
|---|
| Research Institution | Nihon University |
|---|
Principal Investigator |
齊藤 健 日本大学, 理工学部, 助教 (70580174)
|
|---|
| Project Period (FY) |
2011-04-28 – 2014-03-31
|
| Keywords | アナログ高集積回路 / 人工知能 / MEMS / マイクロロボット / ハードウェアニューラルネットワーク / パルス形ハードウェアニューロンモデル |
|---|
| Research Abstract |
MEMSマイクロロボットについては，従来の4.0×4.0×3.5[mm]サイズのMEMSマイクロロボットを，4.0×2.7×2.5[mm]サイズへのダウンサイジングに成功した。このサイズで蟻のような6足歩行を実現するマイクロロボットは世界的に例が無いため，MEMS2012，IJCNN2011，AROB2012等の国際会議で発表をおこなったところ反響が多数あり，現在5件程度の英文論文誌に投稿依頼を受けている状況である。 アナログ高集積回路による人工知能回路については，平成23年度はFR4基板に表面実装し，ロボットを動作させる計画であった。しかし計画より大幅に研究が進み，平成23年度中の早期に，FR4基板による人工知能回路を構築しロボットが動作している。そこで平成24年度の予定を前倒しし，平成23年度後半に回路シミュレータを用いて回路定数を決定し，VDECによりアナログ高集積回路による人工知能回路のICチップ試作を行った。従来のロボットはPICを用いたデジタル制御による動作制御を行っていた。今回試作したICチップは生物の脳と同様に，神経細胞が出力するパルス波形を基に，ロボットの動作制御および駆動が可能である。ICチップは細胞体モデルおよび抑制性シナプスモデルで構成し，4つの細胞体モデルを抑制性シナプスモデルで全結合したモデルである。細胞体モデルはパルス波形を出力する発振器であり，抑制性シナプスモデルは細胞体モデルの発振を抑制する機能を持つ。抑制性シナプスモデルで全結合した4つの細胞体モデルは，電源投入時には，ランダムに発振しているが徐々に抑制しあい，最終的に4相同期となる。細胞体モデルの発振順番は外部トリガパルスの入力により自由に変更可能である。4つの細胞体モデルの出力を，アクチュエータである人工筋肉ワイヤ(形状記憶合金の一種)に入力することで加熱させ，歩行動作を生成する。
|
| Current Status of Research Progress |
Current Status of Research Progress
1: Research has progressed more than it was originally planned.
Reason
MEMSマイクロロボットについては，従来の4.0×4.0×3.5[mm]サイズのMEMSマイクロロボットを，4.0×2.7×2.5[mm]サイズへの大幅なダウンサイジングに成功した。このMEMSマイクロロボットのダウンサイジングについては計画通り達成した。アナログ高集積回路による人工知能回路については，平成23年度はFR4基板に表面実装し，ロボットを動作させる計画であった。この計画は平成23年度中の早期に達成し，FR4基板に表面実装したアナログ高集積回路による人工知能回路を用いてロボットが動作している。平成24年度に回路シミュレータによって実際に回路定数を決定し，VDECにより実用的なICチップを設計・試作し，2.3mm角のベアチップをMEMSマイクロロボットにワイヤーボンディングで接続し，電源以外を全てロボットに搭載可能であることを明らかにする予定であった。しかし計画より大幅に研究が進み，平成23年度後半に回路シミュレータを用いて回路定数を決定し，VDECによりアナログ高集積回路による人工知能回路のICチップ試作を行った。現在試作を行ったICチップが届き，プローバをもちいて測定を行っている段階である。
|
| Strategy for Future Research Activity |
アナログ高集積回路による人工知能回路のICチップ試作において，東京大学大規模集積システム設計教育研究センター(VDEC)を通じ，オンセミコンダクター社1.2[μm]ルールにて2.3 [mm]角のICチップの設計を行った。しかし，震災の影響で今後このチップ試作は行われないこととなった。そこで以下の2つのチップ試作を検討している。・VDECを通じ，2012年度テスト予定の0.8[μm]ルール(詳細未定)チップ試作・MOSISを通じ，オンセミコンダクター社0.5[μm]ルールにてチップ試作
|
| Expenditure Plans for the Next FY Research Funding |
次年度の研究費の使用計画は，予定通りICチップの試作および国際会議の発表をおこなう。但し今後の研究の推進方策に記入したとおり，従来おこなっていたICチップ試作が今後おこなわれないこととなった。新たなチップ試作については正確な価格が未定であるが，必ず1回以上のチップ試作をおこなう予定である。
|
