2012 Fiscal Year Annual Research Report
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23800053
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| Research Institution | Keio University |
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Principal Investigator |
松谷 宏紀 慶應義塾大学, 理工学部, 講師 (70611135)
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| Project Period (FY) |
2011-08-24 – 2013-03-31
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| Keywords | 計算機アーキテクチャ / 結合網 / Network-on-Chip / ルーティング / 3次元IC |
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| Research Abstract |
半導体技術の進歩により単一チップ上に多数のトランジスタを集積できるようになった。その一方でチップの開発コストが高騰しており、アプリケーションに合わせてチップをカスタマイズすることが難しくなってきている。そこで、半導体チップを垂直方向に積み重ねる3次元チップ（3次元IC）が注目を浴びている。3次元ICでは、必要なチップを積み木のように組み合わせることで、新たにマスクパターンを作り直すことなく、様々なLSIシステムを構築できる。本研究では、各チップ内の部品同士をつなぐチップ内ネットワーク、および、チップ間無線技術を用いてパッケージ内のチップ同士をつなぐチップ間ネットワークを統合したワイヤレス3次元NoCの最適化手法を研究する。具体的には、積層された平面ネットワークの形状（トポロジ情報）を交換し、チップ内・間でパケットルーティングを行うプラグアンドプレイ・ルーティングを提案する。
本研究では、アプリケーションに応じてCPUチップ、SRAMチップ、DRAMチップ等を購入し積層することを想定している。異なるベンダによって開発されたチップを組み合わるため、各チップにおいて特定の平面トポロジを想定することはできない。そこで、up*/down*ルーティングと呼ばれる不規則網向けルーティングを用いる。up*/down*ルーティングは、あるルートノードを起点にスパニングツリーを構築し、ツリーにおけるdown方向からup方向へのターンを禁止する。ルーティングに使用するスパニングツリー（つまりルートノード）に応じて、ホップ数が大きく変化するため、最適なスパニングツリールートを選択する必要がある。本研究では最適なスパニングツリーの選択アルゴリズムを検討し、大幅な性能向上を実現した。成果はASP-DAC'13にて発表し、Best Paper Award（投稿数311件、受賞2件）を受賞した。
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| Current Status of Research Progress |
Reason
24年度が最終年度であるため、記入しない。
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| Strategy for Future Research Activity |
24年度が最終年度であるため、記入しない。
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