2023 Fiscal Year Research-status Report
Semiconductor interface engineering that simultaneously realizes bond formation and functionalization
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23K03942
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| Research Institution | Kyoto University |
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Principal Investigator |
田辺 克明 京都大学, 工学研究科, 准教授 (60548650)
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| Project Period (FY) |
2023-04-01 – 2026-03-31
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| Keywords | シリコン / 太陽電池 / 機能性材料 / ウェハ接合 / 表面化学 |
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| Outline of Annual Research Achievements |
ウェハ接合された半導体ヘテロ構造の歪み緩和過程について、エピタキシャル成長によって形成されたものと比較して理論的に検討した。エピタキシャル成長が行われる温度よりも有意に低い温度でウェハ接合された格子不整合ヘテロ構造では、歪み緩和の挙動が遅くなる。材料系を非平衡な準安定状態に維持することで、熱力学的に推進される転位の発生が抑制される。シミュレーションから得た歪み緩和の時定数を、ウェハ接合の温度Tを半導体材料の融点Tmで規格化した温度T/Tmにより整理した。GaAs/Si、InP/GaAs、Ge/Siなどの一般的な接合材料の組み合わせのヘテロ界面における格子不整合を考慮し、2つの結晶材料間の格子不整合は0.04とした。ウェハ接合でのプロセス温度の典型的なT/Tmの範囲は0.2～0.4である。T/Tmが0.4と0.3の場合、歪み緩和の時定数は、それぞれおよそ3E5秒（80時間）と5E10秒（1600年）と計算された。また、0.2というT/Tmは、室温でのウェハ接合、あるいは、動作中または静止状態のデバイスに相当するが、この規格化温度では時定数は2E21秒（60兆年）となった。対照的に、典型的なプロセスの規格化温度T/Tmが0.6となるヘテロエピタキシャル成長の場合、時定数は14秒と短くなった。また、ウェハ接合中に発生するミスフィット転位密度を議論すべく、ウェハ接合における加熱プロセスの典型的な時間として1時間の時点でのミスフィット転位の線形密度を各温度条件T/Tmにおいて計算した。その結果、ウェハ接合中に半導体結晶に与えられる劣化は無視できるほど小さいことが分かった。このように、ウェハ接合により形成される半導体ヘテロ構造における結晶の非平衡状態の安定性を説明することができた。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
本研究の基盤となる、半導体ウェハ接合のメカニズムを理解するための理論計算から妥当な結果を得ることができたため。また、本研究を着手するに必要な関連分野の技術に関する文献調査も充分に行うことができたため。
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| Strategy for Future Research Activity |
予定通りウェハ接合の実験を進めていく。
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