Studies on instruction-level self-degradation detection mechanism and automated test program generation for processors

2023 Fiscal Year Research-status Report

• Project/Area Number: 23K11035
• Research Institution: Oita University
• Principal Investigator: 大竹 哲史 大分大学, 理工学部, 教授 (20314528)
• Project Period (FY): 2023-04-01 – 2026-03-31
• Keywords: 劣化検知 / プロセッサテスト / 命令レベルテスト / テストプログラム生成

Outline of Annual Research Achievements

本研究では，プロセッサに対する命令レベル自己テスト(SBST)による劣化検知手法を開発する。具体的には，①プロセッサの演算回路部に対するSBSTのための劣化検知機構，②プロセッサ全体の劣化検知機構，③テストプログラム自動組み込み手法の開発を行う。令和5年度は，例題としてオープンソース命令セットアーキテクチャのRISC-Vを選択し，これに基づく設計であるpoyo-vに対して，算術論理演算回路（ALU）の遅延故障テストを行うためのテストプログラムテンプレート生成およびそれによって印加できるALUのテスト制約を求めた。制約を元に生成したALU単体の遅延故障テストパターンをテストプログラムテンプレートに埋め込み，テストプログラムを生成した。これにより，定性的にALUの完全な故障検出率を達成できる。ALUのテストプログラムを実行することにより，プロセッサの多くの部分が同時に活性化されると考えられる。ALU以外の部分の故障検出率を評価するため，このテストプログラムに対応する故障シミュレーションが必要となり，そのためのテストパターンファイルの構成方法を検討した。次年度は引き続きテストパターンファイルを生成して故障シミュレーションを行う。
本研究では，劣化検知を行うために，遅延故障テストプログラムを実行した際の応答を時間－ディジタル変換回路(TDC)でキャプチャする。劣化検知の検証のため，まずFPGAを用いて実験を行うため，FPGA上でTDCを実装した。次年度は引き続きにはpoyo-vとTDCを組み合わせ，TDCを動作させるためのテスト命令を構成する。これをFPGA上に実装し，全体の動作および劣化検知のための動作を評価する。

Current Status of Research Progress

3: Progress in research has been slightly delayed.

Reason

TDCを命令で制御するための機構が必要になることが明らかになった。また，TDCの評価のためのFPGA上での実装に時間がかかっている。これにより，当初計画していたプロセッサの試作が進められていない。

Strategy for Future Research Activity

次年度は，TDCの動作確認およびTDCの制御のための命令を追加し，劣化検知機構を含むプロセッサ全体を設計して評価する。また，ALU以外のモジュールに対して劣化検知を行うために，ALU以外のモジュールに対するテストプログラムの構成方法を検討する。

Causes of Carryover

試作チップ評価のための機器の選定ができておらず，先延ばしになっている。また，プロセッサ全体の評価が遅れているため，学会発表等ができておらず旅費が残っている。次年度の計画としては，本年度購入できなかった機器の購入費ならびに未発表の成果の発表旅費および論文掲載費に使用する。