2022 Fiscal Year Annual Research Report
Study on the effect of residual damage on reliabilities in short-circuited SiC MOSFETs
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21H01303
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| Allocation Type | Single-year Grants |
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| Research Institution | University of Tsukuba |
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Principal Investigator |
岩室 憲幸 筑波大学, 数理物質系, 教授 (50581203)
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| Co-Investigator(Kenkyū-buntansha) |
原田 信介 国立研究開発法人産業技術総合研究所, エネルギー・環境領域, 研究チーム長 (20392649)
矢野 裕司 筑波大学, 数理物質系, 准教授 (40335485)
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| Project Period (FY) |
2021-04-01 – 2025-03-31
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| Keywords | SiC MOSFET / 負荷短絡試験 / SiCMOS結晶面 / NIT密度 / ゲートもれ電流 |
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| Outline of Annual Research Achievements |
SiC MOSFETのゲート構造の違いによる負荷短絡試験前後での特性変動について、実測ならびにTCADシミュレーションを用い評価解析を行った。今年度は当初予定通り、SiC/SiO2界面特性への影響を中心に解析を実施した。
・結果 １．Id-Vgs特性変動にゲート構造依存性があることを見出した。具体的には、トレンチゲートMOSFETの場合、負荷短絡試験前後では、評価したすべての特性（素子耐圧、もれ電流、オン抵抗、Id-Vgs特性）において特性変動は見られなかったが、プレーナMOSFETにおいては、素子耐圧、もれ電流、オン抵抗は変動が無いものの、Id-Vgs特性が +0.1V程度特性変動したことを確認した。
２．また、負荷短絡試験時のゲートもれ電流を評価したところ、Id-Vgs特性変動を示さなかったトレンチMOSFETの方が、プレーナMOSFETよりも大きくなるという結果も確認した。
・考察 １．ゲートもれ電流の違いは、SiCMOSが形成されているSiC結晶面方位と、SiC/SiO2界面のコンダクションバンドオフセット（ΔEc）との関係から説明できる。つまりトレンチMOSFETの結晶面（m面）のΔEcがプレーナMOSFETの結晶面（Si面）のΔEcよりも小さいことがその原因であると推察している。
２．先行研究によると、1）Si-MOSFETにおけるId-Vgs特性変動が、Si/SiO2界面近傍のNIT（Near Interface Traps)密度によって引き起こされること、2) SiCプレーナMOSFETの方がトレンチMOSFETよりもNIT密度が多い、との報告がされている。このことからId-Vgs特性変動にはNIT密度が大きいことが原因であると考えられる。またゲートもれ電流が大きいことはこのId-Vgs特性変動には直接の影響を及ぼさないことも併せて分かった。
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| Current Status of Research Progress |
Current Status of Research Progress
2: Research has progressed on the whole more than it was originally planned.
Reason
SiC MOSFETのゲート構造の違いと特性変動の関係性をつかむことができ、また研究計画に概ね沿ったスケジュールで進行することができている。このゲート構造の違いは、SiC/SiO2界面が形成されているSiC結晶面の違いをもたらし、このSiC結晶面の違いがSiC/SiO2界面近傍の欠陥密度NIT (Near Interface Trap)の違いをもたらす可能性を見出すことができた。そして取得した評価・解析結果を研究代表者、研究協力者、ならびに担当している筑波大学大学院生間で共有・議論し、そのメカニズムを整理した。この整理された内容をパワー半導体デバイス分野で権威ある国際学会ISPSD2023に投稿したところ、「Oral」にて採択され高い評価を得ることができた。論文発表は2023年5月の予定である。
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| Strategy for Future Research Activity |
今年度得られた結果が、SiC/SiO2界面のSiC結晶面の違いとして一般化できることなのかを確認するため、数種類の市販SiC-MOSFETで同様の評価解析を行い、上記を明確にしていく予定である。また先行研究を詳細に調査したところ、評価条件は異なるが、トレンチMOSFETの方がプレーナMOSFETよりも負荷短絡測定後の特性変動が大きいという、我々が今年度得た結果と異なる結果を報告している。そこで、今後は負荷短絡時の評価条件と特性変動の関連性についても取り組み、2023年度から早速開始したい。
SiC MOSFET負荷短絡時にSiC MOSFET内のゲート電極近傍に1GPa以上の熱応力が加わることが知られている。この熱応力の大きさが特性変動に与える影響、具体的にはトレンチ/プレーナゲート構造の違いとSiC/SiO2界面に加わる熱応力、それと負荷短絡後の特性変動の関連性についても調べる予定である。
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